可設(shè)置數(shù)字鐘的設(shè)計計劃書-資料下載頁
2025-07-20 12:34本頁面
【正文】 ourin。 assign secclear=1。 end//秒位調(diào)整//3:begin assign minout=minin。 assign hourout=turn。 assign secclear=1。 end//時位調(diào)整// endcaseendendmodule三、調(diào)試過程分析 通過設(shè)計思想對各模塊進行程序設(shè)計,然后對程序編譯并調(diào)試,:管腳圖連接如下連線情況： CLK_1KHZ ：1， Set ：16 ， Turn ：17， Speaker ：65， BIT0 ： 19， BIT1 ：21， BIT2 ：22， SEG0 ：23 ，SEG1 ： 24， SEG2 ：25， SEG3 ：27， SEG4 ：28， SEG5 ： 29， SEG6 ：30 。 最后下載到芯片四、設(shè)計總結(jié)此次課設(shè),由于對Verilog語言久而未用感到較為陌生,再加上當時學的比較草率，因此我大概用了一定時間把Verilog語言熟悉了一遍。在做整體設(shè)計時,主要存在問題:分頻器:由于實驗箱上都是高頻信號，而實驗需要的是1HZ的信號。開始想直接用一次分頻來得到想要的信號，后來經(jīng)同學的熱心幫助，并且經(jīng)過討論，最終采取了用多次分頻的方法，目的在于減小分頻的誤差。閃爍控制模塊：閃爍控制可以有位控制和段控制。開始想用位控制來進行顯示，由于時位需要有較高的頻率，在下載時，閃爍效果不是很好，最終采取段控制對閃爍進行控制，效果比較明顯?？刂颇K：需要一個總的控制模塊把各種功能模塊組合在一起，開始覺得無從下手。后來經(jīng)過分析和同學之間的討論發(fā)現(xiàn)，該時鐘有幾種工作模式，因此需要一個變量來控制幾種模式的轉(zhuǎn)換，它由模式調(diào)整鍵控制， 但是下載時發(fā)現(xiàn)在進行調(diào)整時鐘時，出現(xiàn)了一個問題，秒位始終處于走時狀態(tài)。因為控制模塊中的其中一個輸出是接到秒計時模塊的復(fù)位信號的，所以在調(diào)整時間時我把該復(fù)位信號始終設(shè)為“1”，這樣就可把秒鎖住實現(xiàn)準確調(diào)時。報時模塊：開始在設(shè)定其報時時鐘是用2HZ，還需要進行分頻器的設(shè)計，為了節(jié)省資源，我采用了100HZ，即經(jīng)過第一個分頻器出來的時鐘信號。五、參考資料1.《Verilog 數(shù)字設(shè)計系統(tǒng)教程》 北京航空航天大學出版社 夏宇聞 2.《Verilog HDL 程序設(shè)計與應(yīng)用》 人民郵電出版社 王偉 編著編著 個人總結(jié)心得：通過這次課程設(shè)計，我學會了如何設(shè)計簡單的數(shù)字鐘以及一些基本功能的設(shè)計。掌握了可編程邏輯器件應(yīng)用設(shè)計、編程、下載、調(diào)試的基本設(shè)計方法和思路，以及較為熟練應(yīng)用Verilog語言編寫程序和使用MAXPLUSII軟件中的各種功能，在這過程中，很多問題出現(xiàn)在我的面前，其中好多問題是在老師的指導和同學的熱心幫助下才得以解決的。自己也通過多次實踐和練習，使得學過的知識的得到了鞏固。這期間，我不僅學到了解決問題的方法，更重要的是分析問題的方法。在設(shè)計過程中，小問題也是很多，比如編譯下載的過程中，經(jīng)常出現(xiàn)一些錯誤，有時是系統(tǒng)下載線的問題，有時是程序本身的問題，但有好多次是沒有把修改好的程序保存或設(shè)為當前文件，使得操作無法正常運行下去?？傊?，在進行程序的調(diào)試和編譯中必須要十分謹慎。 此次課程設(shè)計，我受益匪淺，理解了制作一個簡單作品的工作流程。從開始設(shè)計思想到設(shè)計的實現(xiàn)，從程序的編寫到編譯，到成功下載，其中的每個環(huán)節(jié)都十分重要。最大的收獲是：一個復(fù)雜的大程序可以通過多個小模塊實現(xiàn)，從而簡化了問題的復(fù)雜性。16
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