可設(shè)置數(shù)字鐘的設(shè)計(jì)計(jì)劃書(文件)
【正文】 。reg [1:0] mod。hourinamp。assign secclear=0。 end//秒位調(diào)整//2:begin assign minout=turn。 assign hourout=turn。在做整體設(shè)計(jì)時(shí),主要存在問題:分頻器:由于實(shí)驗(yàn)箱上都是高頻信號，而實(shí)驗(yàn)需要的是1HZ的信號。控制模塊：需要一個(gè)總的控制模塊把各種功能模塊組合在一起，開始覺得無從下手。五、參考資料1.《Verilog 數(shù)字設(shè)計(jì)系統(tǒng)教程》 北京航空航天大學(xué)出版社 夏宇聞 2.《Verilog HDL 程序設(shè)計(jì)與應(yīng)用》 人民郵電出版社 王偉 編著編著 個(gè)人總結(jié)心得：通過這次課程設(shè)計(jì)，我學(xué)會(huì)了如何設(shè)計(jì)簡單的數(shù)字鐘以及一些基本功能的設(shè)計(jì)。在設(shè)計(jì)過程中，小問題也是很多，比如編譯下載的過程中，經(jīng)常出現(xiàn)一些錯(cuò)誤，有時(shí)是系統(tǒng)下載線的問題，有時(shí)是程序本身的問題，但有好多次是沒有把修改好的程序保存或設(shè)為當(dāng)前文件，使得操作無法正常運(yùn)行下去。最大的收獲是：一個(gè)復(fù)雜的大程序可以通過多個(gè)小模塊實(shí)現(xiàn)，從而簡化了問題的復(fù)雜性。 此次課程設(shè)計(jì)，我受益匪淺，理解了制作一個(gè)簡單作品的工作流程。自己也通過多次實(shí)踐和練習(xí)，使得學(xué)過的知識的得到了鞏固。因?yàn)榭刂颇K中的其中一個(gè)輸出是接到秒計(jì)時(shí)模塊的復(fù)位信號的，所以在調(diào)整時(shí)間時(shí)我把該復(fù)位信號始終設(shè)為“1”，這樣就可把秒鎖住實(shí)現(xiàn)準(zhǔn)確調(diào)時(shí)。閃爍控制模塊：閃爍控制可以有位控制和段控制。 end//時(shí)位調(diào)整// endcaseendendmodule三、調(diào)試過程分析 通過設(shè)計(jì)思想對各模塊進(jìn)行程序設(shè)計(jì),然后對程序編譯并調(diào)試,:管腳圖連接如下連線情況： CLK_1KHZ ：1， Set ：16 ， Turn ：17， Speaker ：65， BIT0 ： 19， BIT1 ：21， BIT2 ：22， SEG0 ：23 ，SEG1 ： 24， SEG2 ：25， SEG3 ：27， SEG4 ：28， SEG5 ： 29， SEG6 ：30 。 assign secclear=1。 assign hourout=hourin。turn) begin case(mod)0:begin assign minout=minin。endalways (mininamp。output secclear,minout,hourout。b1001 : seg = 739。 // 7 439。b1111101。b0101 : seg = 739。 // 3 439。b1011011。b0001 : seg = 739。 endcase case (data) 439。 end 339。bit=bit+1。b010:begin data=hourl。 end 339。reg [3:0] data。output [6:0] seg。 end else alert=0。input co,clck。 end else segout=segin。 else segout=0。//正常計(jì)數(shù)，直接顯示// 1:begin if (bitin==0||bitin==1) //秒位閃爍//begin if (clk_fla==1) segout=segin。always (posedge set
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