【正文】 tor） bit_vector 是用雙引號括起來的一組位數(shù)據(jù)。如： “ 001100‖ ， X―00B10B‖ STD_LOGIC 39。U39。,39。X39。,39。039。,39。139。,39。Z39。,39。W39。,39。L39。,39。H39。,39。39。 STD_LOGIC_VECTOR Natural Range of STD_LOGIC 字符（ character） 用單引號將字符括起來。 variable character_var : character。 Character_var : = ?A‘。 VHDL語言基礎(chǔ) VHDL預(yù)定義數(shù)據(jù)類型 整數(shù)（ integer） integer 表示所有正的和負(fù)的整數(shù)。硬件實現(xiàn)時，利用 32位的位矢量來表示?？蓪崿F(xiàn)的整數(shù)范圍為： （ 2311） to (2311) VHDL綜合器要求對具體的整數(shù)作出范圍限定，否則 無法綜合成硬件電路。 如： signal s : integer range 0 to 15。 信號 s 的取值范圍是 015，可用 4位二進(jìn)制數(shù)表示，因 此 s 將被綜合成由四條信號線構(gòu)成的信號。 VHDL語言基礎(chǔ) VHDL預(yù)定義數(shù)據(jù)類型 自然數(shù)（ natural）和正整數(shù)（ positive） natural是 integer的子類型，表示非負(fù)整數(shù)。 positive是 integer的子類型，表示正整數(shù)。 定義如下： subtype natural is integer range 0 to integer‘high。 subtype positive is integer range 1 to integer‘high。 VHDL語言基礎(chǔ) VHDL預(yù)定義數(shù)據(jù)類型 實數(shù)或稱浮點數(shù)（ real） 取值范圍： +。實數(shù)類型僅能用于 VHDL仿真器，一般綜合器不支持。 字符串（ string） string 是 character 類型的一個非限定數(shù)組。用雙引號 將一串字符括起來。如： variable string_var : string(1 to 7)。 …… string_var := ―Rosebud‖。 VHDL語言基礎(chǔ) VHDL預(yù)定義數(shù)據(jù)類型 1時間（ TIME） 由整數(shù)和物理單位組成，如： 55 ms， 20 ns。 1錯誤等級（ SEVERITY_LEVEL） 仿真中用來指示系統(tǒng)的工作狀態(tài)，共有四種： 1） NOTE（注意）； 2） WARNING（警告）、 3） ERROR（出錯）； 4） FAILURE（失敗） VHDL語言基礎(chǔ) 標(biāo)準(zhǔn)邏輯位與矢量 std_logic 類型 由 ieee 庫中的 std_logic_1164 程序包定義，為九值邏輯 系統(tǒng)，如下： （‘ U‘，‘ X‘，‘ 0‘，‘ 1‘，‘ Z‘，‘ W‘，‘ L‘，‘ H‘，‘ ‘） ‘ U‘：未初始化的， ‘ X‘：強未知的， ‘ 0‘：強 0， ‘ 1‘：強 1， ‘ Z‘：高阻態(tài)， ‘ W‘：弱未知的， ‘ L‘：弱 0， ‘ H‘：弱 1， ‘ ‘：忽略 由 std_logic 類型代替 bit 類型可以完成電子系統(tǒng)的精 確模擬，并可實現(xiàn)常見的三態(tài)總線電路。 VHDL語言基礎(chǔ) 標(biāo)準(zhǔn)邏輯位與矢量 std_logic_vector 類型 由 std_logic 構(gòu)成的數(shù)組。定義如下： type std_logic_vector is array(natural range) of std_logic。 賦值的原則：相同位寬，相同數(shù)據(jù)類型。 VHDL語言基礎(chǔ) 用戶自定義類型 用戶自定義類型是 VHDL語言的一大特色?？捎捎脩? 定義的數(shù)據(jù)類型有： 1）枚舉類型； 2）整數(shù)和實數(shù)類型； 3）數(shù)組類型； 4）記錄類型； 5）子類型； VHDL語言基礎(chǔ) 用戶自定義類型 （ type（類型）定義語句 ） 1）整數(shù)類型描述 type type_name is array integer range lower_limit to upper_limit。 其中： type_name為類型名字 。 lower_limit為整數(shù)的下限值； upper_limit為整數(shù)的上限值； 【 例 316】 type my_integer is integer range 0 to 9； VHDL語言基礎(chǔ) 用戶自定義類型 （ type（類型）定義語句 ） 2）枚舉類型描述 type type_name is (string1, string2, ...)。 其中 type_name為類型名字 ,string為字符串的名字。 【 例 317】 9值系統(tǒng)的枚舉類型語句 type std_logic is(?U‘，‘ X‘，‘ 0‘，‘ 1‘，‘ Z‘，‘ W‘，‘ L‘， ‘ H‘，‘ ‘) VHDL語言基礎(chǔ) 用戶自定義類型 （ type（類型）定義語句 ） 【 例 318】 顏色枚舉類型語句 type color is(blue,green,yellow, red)； 枚舉類型的編碼方法：綜合器自動實現(xiàn)枚舉類型元素的 編碼，一般將第一個枚舉量（最左邊）編碼為 0，以后的 依次加 1。編碼用位矢量表示 ，位矢量的長度將取所需表 達(dá)的所有枚舉元素的最小值。 一種編碼為： blue=―00‖。 green=―01‖。 yellow=―10‖。 red=―11‖。 VHDL語言基礎(chǔ) 用戶自定義類型 （ type（類型）定義語句 ） 3 )通用類型描述 type type_name is type type_definition。 其中： type_name為類型名字； type_defination為類型的定義。 VHDL語言基礎(chǔ) 用戶自定義類型 （ type（類型）定義語句 ） 【 例 319】 類型的聲明語句 type byte is array(7 downto 0) of bit； variable addend : byte； type week is (sun, mon, tue, wed, thu, fri, sat)。 type byte is array(7 downto 0) of bit； type vector is array(3 downto 0) of byte； 【 例 320】 限定數(shù)組的聲明 type bit_vector is array(integer range ) of bit； variable my_vector:bit_vector (5 downto 5)； VHDL語言基礎(chǔ) 用戶自定義類型 （ subtype（子類型）定義語句 ） SUBTYPE實現(xiàn)用戶自定義數(shù)據(jù)子類型。 SUBTYPE主要 有三種描述格式： 1）整數(shù)子類型描述 subtype subtype_name is integer range lower_limit to upper_limit。 【 例 321】 子類型的聲明語句 subtype digits is integer range 0 to 9。 VHDL語言基礎(chǔ) 用戶自定義類型 （ subtype（子類型）定義語句 ） 2）數(shù)組子類型描述 subtype subtype_name is array range lower_limit to upper_limit。 VHDL語言基礎(chǔ) 用戶自定義類型 （ subtype（子類型）定義語句 ） 3）通用子類型描述 subtype subtype_name is subtype subtype_definition。 由 subtype 語句定義的數(shù)據(jù)類型稱為子類型。 【 例 322】 子類型聲明語句 bit_vector 類型定義如下： type bit_vector is array (natural range ) of bit； 如設(shè)計中只用 16bit；可定義子類型如下： subtype my_vector is bit_vector(0 to 15)； 注：子類型與基（父）類型具有相同的操作符和子程 序?？梢灾苯舆M(jìn)行賦值操作。 VHDL語言基礎(chǔ) 記錄類型 記錄是不同類型的名稱域的集合。 格式如下： type 記錄類型名 is record 元素名：數(shù)據(jù)類型名； 元素名：數(shù)據(jù)類型名； ┇ end record； 訪問記錄體元素的方式：記錄體名 .元素名 VHDL語言基礎(chǔ) 記錄類型 【 例 323】 訪問記錄的方法 constant len:integer:= 8 。 subtype byte_vec is bit_vector(len1 downto 0)。 type byte_and_ix is record byte : byte_vec。 ix : integer range 0 to len。 end record 。 signal x, y, z : byte_and_ix 。 signal data : byte_vec 。 signal num : integer 。 ……. = ―11110000‖ 。 = 2 。 data = 。 num = 。 z = x 。 VHDL語言基礎(chǔ) 數(shù)據(jù)類型轉(zhuǎn)換 VHDL是一種強類型語言，不同類型的數(shù)據(jù)對象必須 經(jīng)過類型轉(zhuǎn)換，才能相互操作。 下面給出一個常用的數(shù)據(jù)對象的轉(zhuǎn)換函數(shù)。 VHDL語言基礎(chǔ) 數(shù)據(jù)類型轉(zhuǎn)換 1）整數(shù)轉(zhuǎn)有符號數(shù)的函數(shù) signed_sig = TO_SIGNED(int_sig, integer_size)； 2）整數(shù)轉(zhuǎn)無符號數(shù)的函數(shù) unsigned_sig = TO_UNSIGNED(int_sig, integer_size)； 3）有符號數(shù)轉(zhuǎn)整數(shù)的函數(shù) int_sig = TO_INTEGER(signed_sig)； 4）無符號數(shù)轉(zhuǎn)整數(shù)的函數(shù) int_sig = TO_INTEGER(unsigned_sig)； VHDL語言基礎(chǔ) 數(shù)據(jù)類型轉(zhuǎn)換 1） bit轉(zhuǎn) StdUlogic的函數(shù) sul_sig = To_StdUlogic(bit_sig)； 2） bit_vector轉(zhuǎn) std_logic_vector的函數(shù) slv_sig = To_StdLogicVector(bv_sig)。 3） bit_vector轉(zhuǎn) std_u