【正文】 3） bit_vector轉(zhuǎn) std_ul。 下面給出一個常用的數(shù)據(jù)對象的轉(zhuǎn)換函數(shù)。 z = x 。 data = 。 ……. = ―11110000‖ 。 signal data : byte_vec 。 end record 。 type byte_and_ix is record byte : byte_vec。 格式如下： type 記錄類型名 is record 元素名：數(shù)據(jù)類型名； 元素名：數(shù)據(jù)類型名； ┇ end record； 訪問記錄體元素的方式：記錄體名 .元素名 VHDL語言基礎(chǔ) 記錄類型 【 例 323】 訪問記錄的方法 constant len:integer:= 8 ?？梢灾苯舆M行賦值操作。 由 subtype 語句定義的數(shù)據(jù)類型稱為子類型。 VHDL語言基礎(chǔ) 用戶自定義類型 （ subtype（子類型）定義語句 ） 2）數(shù)組子類型描述 subtype subtype_name is array range lower_limit to upper_limit。 SUBTYPE主要 有三種描述格式： 1）整數(shù)子類型描述 subtype subtype_name is integer range lower_limit to upper_limit。 VHDL語言基礎(chǔ) 用戶自定義類型 （ type（類型）定義語句 ） 【 例 319】 類型的聲明語句 type byte is array(7 downto 0) of bit； variable addend : byte； type week is (sun, mon, tue, wed, thu, fri, sat)。 VHDL語言基礎(chǔ) 用戶自定義類型 （ type（類型）定義語句 ） 3 )通用類型描述 type type_name is type type_definition。 yellow=―10‖。 一種編碼為： blue=―00‖。 【 例 317】 9值系統(tǒng)的枚舉類型語句 type std_logic is(?U‘，‘ X‘，‘ 0‘，‘ 1‘，‘ Z‘，‘ W‘，‘ L‘， ‘ H‘，‘ ‘) VHDL語言基礎(chǔ) 用戶自定義類型 （ type（類型）定義語句 ） 【 例 318】 顏色枚舉類型語句 type color is(blue,green,yellow, red)； 枚舉類型的編碼方法：綜合器自動實現(xiàn)枚舉類型元素的 編碼，一般將第一個枚舉量（最左邊）編碼為 0，以后的 依次加 1。 lower_limit為整數(shù)的下限值； upper_limit為整數(shù)的上限值； 【 例 316】 type my_integer is integer range 0 to 9； VHDL語言基礎(chǔ) 用戶自定義類型 （ type（類型）定義語句 ） 2）枚舉類型描述 type type_name is (string1, string2, ...)?？捎捎脩? 定義的數(shù)據(jù)類型有： 1）枚舉類型； 2）整數(shù)和實數(shù)類型； 3）數(shù)組類型； 4）記錄類型； 5）子類型； VHDL語言基礎(chǔ) 用戶自定義類型 （ type（類型）定義語句 ） 1）整數(shù)類型描述 type type_name is array integer range lower_limit to upper_limit。 賦值的原則：相同位寬，相同數(shù)據(jù)類型。 VHDL語言基礎(chǔ) 標準邏輯位與矢量 std_logic_vector 類型 由 std_logic 構(gòu)成的數(shù)組。 VHDL語言基礎(chǔ) VHDL預(yù)定義數(shù)據(jù)類型 1時間（ TIME） 由整數(shù)和物理單位組成，如： 55 ms， 20 ns。如： variable string_var : string(1 to 7)。 字符串（ string） string 是 character 類型的一個非限定數(shù)組。 VHDL語言基礎(chǔ) VHDL預(yù)定義數(shù)據(jù)類型 實數(shù)或稱浮點數(shù)（ real） 取值范圍： +。 定義如下： subtype natural is integer range 0 to integer‘high。 VHDL語言基礎(chǔ) VHDL預(yù)定義數(shù)據(jù)類型 自然數(shù)（ natural）和正整數(shù)（ positive） natural是 integer的子類型，表示非負整數(shù)。 如： signal s : integer range 0 to 15。硬件實現(xiàn)時，利用 32位的位矢量來表示。 Character_var : = ?A‘。 STD_LOGIC_VECTOR Natural Range of STD_LOGIC 字符（ character） 用單引號將字符括起來。,39。,39。,39。,39。,39。,39。,39。,39。如： “ 001100‖ ， X―00B10B‖ STD_LOGIC 39。放在單引號中，如 ‘ 0‘ 或 ‘ 1‘。如， bit 值轉(zhuǎn)化成 boolean 值： boolean_var := (bit_var = ?1‘)。 VHDL數(shù)據(jù)類型分為四大類： ? 標量類型（ SCALAR TYPE）； ? 復(fù)合類型（ COMPOSITE TYPE）； ? 存取類型（ ACCESS TYPE）； ? 文件類型（ FILES TYPE） VHDL語言基礎(chǔ) VHDL預(yù)定義數(shù)據(jù)類型 布爾量（ boolean） 布爾量具有兩種狀態(tài)： false 和 true。 VHDL語言基礎(chǔ) VHDL數(shù)據(jù)類型 VHDL是一種強數(shù)據(jù)類型語言。 VHDL語言基礎(chǔ) VHDL數(shù)據(jù)對象 信號是一個全局量，可以用來進行進程之間的通信。即輸出端口不能讀出數(shù)據(jù)，只 能寫入數(shù)據(jù)；輸入端口不能寫入數(shù)據(jù)，只能讀出數(shù)據(jù)。 信號賦值語句的語法格式如下： 目標信號 ＝ 表達式； 信號除了沒有方向的概念以外幾乎和端口概念一致。信號是電子系統(tǒng)內(nèi)部硬件連接 和硬件特性的抽象表示。信號通常在構(gòu)造體、包集合和 實體中說明。 VHDL語言基礎(chǔ) VHDL數(shù)據(jù)對象 信號（ Signal） 信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象，它類似于連接 線，它除了沒有數(shù)據(jù)流動方向說明以外，其它性質(zhì)與實體 的端口（ Port）概念一致。 變量不能用于硬件連線和存儲元件。 變量賦值語句的語法格式如下： 目標變量： =表達式； 變量賦值符號是“： =”。 VHDL語言基礎(chǔ) VHDL數(shù)據(jù)對象 變量的適用范圍僅限于定義了變量的進程或子程序中。 變量聲明一般格式： VARIABLE 變量名 數(shù)據(jù)類型 約束條件： =表達式； 例： VARIABLE x,y:INTEGER。它不像信號那樣，到了規(guī)定的仿真時間才進行賦值， 變量的賦值是立即生效的。用作局部數(shù)據(jù)存儲。 程序包中定義的常量具有最大的全局化特性，可以用 在調(diào)用此程序包的所有設(shè)計實體中； 設(shè)計實體中某一結(jié)構(gòu)體中定義的常量只能用于此結(jié) 構(gòu)體； 結(jié)構(gòu)體中某一單元定義的常量，如一個進程中，這 個常量只能用在這一進程中。 常量聲明的一般格式： CONSTANT 常數(shù)名：數(shù)據(jù)類型： =表達式； 例： CONSTANT Vcc: REAL: =。常量一被賦值就不能在改變。 格式：標識符（表達式） 下標段名：用于指示數(shù)組型變量或信號的某一段元素。 ? 可以以數(shù)字打頭， ?允許包含圖形符號， ?允許使用 VHDL保留字， ?區(qū)分字母大小寫等。 VHDL語言基礎(chǔ) VHDL文字規(guī)則 （標識符） 基本標識符中的英文字母不分大小寫； VHDL的保留字不能作為標識符使用。 基本標識符的要求（ 87標準）： ?以英文字母開頭； ?不連續(xù)使用下劃線“ _‖。 在仿真過程中，可輸出這四種狀態(tài)以提示系統(tǒng)當前的 工作狀態(tài)。 在系統(tǒng)仿真時，時間數(shù)據(jù)很有用，可用它表示信號延 時，從而使模型系統(tǒng)能更逼近實際系統(tǒng)的運行環(huán)境。完整的時間類型包括整數(shù)和單 位兩部分；整數(shù)與單位之間至少留一個空格，如 55 ms， 2 ns。常用于程序的提示和說明，如 “ STRING‖等。字符類型區(qū)分大小寫，如‘ B‘不同于‘ b‘。 1）整數(shù)文字：十進制整數(shù) 如： 5， 678， 156E2（ =15600）， 45_234_287 （ =45234287） 2）實數(shù)文字：帶小數(shù)的十進制數(shù) 如： ， ， （ =） （ ） VHDL語言基礎(chǔ) VHDL文字規(guī)則 （數(shù)字型文字） 3）以數(shù)制基數(shù)表示的文字格式： 基數(shù) 數(shù)字文字 E指數(shù) 如： 10170（ =170） 21111_1110（ =254） 16EE1（ =21110_0000 =224） 或 :（ =14 16=224） 16E+2 （ =(15+1/(16 16)) 16 16=） VHDL語言基礎(chǔ) VHDL文字規(guī)則 （數(shù)字型文字） VHDL語言基礎(chǔ) VHDL文字規(guī)則 （數(shù)字型文字） 位矢量（ Bit_Vector） 位矢量是用雙引號括起來的一組位數(shù)據(jù)，使用位矢量 必須注明位寬。 configuration second of nand is for art2 end for。 end for。 end architecture art2。 end architecture art1。 end entity nand。 b : in std_logic。 use 。 其中： 1） configration_identifier為配置名字； 2） entity_name為配置所使用的實體名字； 3） architecture_name為配置所使用的結(jié)構(gòu)體的名字； 4） ponent_configuration為元件的配置 。 在進行高級仿真時經(jīng)常會使用元件配置語句。 配置語句描述層于層之間的連接關(guān)系以及實體與結(jié) 構(gòu)之間的連接關(guān)系。 end PKG。 S。 COUT := (A and B) or (A and CIN) or (B and CIN)。 C : out BIT_VECTOR (1 downto 0)) is variable S, COUT : BIT。 end PKG。 VHDL語言基礎(chǔ) VHDL中的子程序 【 例 313】 子程序的聲明和實現(xiàn)部分 package PKG is pr