【正文】 60。WHEN 54=q=207。WHEN 55=q=217。WHEN 56=q=225。WHEN 57=q=233。WHEN 58=q=239。WHEN 59=q=245。WHEN 60=q=249。WHEN 61=q=252。WHEN 62=q=254。WHEN 63=q=255。WHEN OTHERS=NULL。END CASE。elsetmp:=0。end if。END IF。END PROCESS。第4章 仿真與測試QuartusII簡介QuartusII可編程邏輯開發(fā)軟件是Altera公司為其FPGA/CPLD芯片設(shè)計(jì)推出的專用開發(fā)工具，是Altera公司最新一代功能更強(qiáng)的EDA開發(fā)軟件，可完成從設(shè)計(jì)輸入，綜合適配，仿真到下載的整個設(shè)計(jì)過程。QuartusII提供了一個完整的多平臺開發(fā)環(huán)境，它包含F(xiàn)PGA和CPLD整個設(shè)計(jì)階段的解決方案。QuartusII集成環(huán)境包括以下內(nèi)容：系統(tǒng)級設(shè)計(jì)，嵌入式軟件開發(fā)，可編程邏輯器件設(shè)計(jì)、綜合、布局和布線，驗(yàn)證和仿真。QuartusII也可以直接調(diào)用SynplifyPro、ModelSim等第三方EDA工具來完成設(shè)計(jì)任務(wù)的綜合與仿真。QuartusII與MATLAB和DSP Builder結(jié)合可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，方便快捷。QuartusII還內(nèi)嵌SOPC Builder，可實(shí)現(xiàn)SOPC系統(tǒng)的開發(fā)。QuartusII6示。圖6各模塊時序仿真結(jié)果數(shù)控分頻模塊數(shù)控分頻可根據(jù)D[3..0]的值來設(shè)置頻率的輸出，其時序仿真波形如圖7所示：圖7數(shù)控分頻模塊時序仿真結(jié)果波形發(fā)生模塊波形發(fā)生模塊包括遞增鋸齒波、遞減鋸齒波、三角波、占空比可調(diào)方波、正弦波和標(biāo)準(zhǔn)方波、振幅鍵控(ASKAmplitude Shift Keying)、移頻鍵控(FSKFrequency Shift Keying)、移相鍵控(PSKPhase Shift Keying)、任意波，階梯遞增波等11種波形，并且頻率可調(diào)，其時序仿真結(jié)果如圖8所示：圖8波形發(fā)生模塊時序仿真結(jié)果多路選擇器模塊多路選擇器電路用于選擇輸出的波形的類型，其時序仿真結(jié)果如圖9所示：圖9多路選擇器模塊時序仿真結(jié)果硬件測試在硬件調(diào)試過程中，運(yùn)用DAC0832完成數(shù)字信號到模擬信號的轉(zhuǎn)換，用數(shù)字示波器觀察產(chǎn)生的各種波形，并且時鐘源頻率都是可調(diào)的，其波形如圖1111121所示：圖10正弦波信號圖11遞增鋸齒波信號圖12遞減鋸齒波信號圖13三角波信號圖14標(biāo)準(zhǔn)方波信號圖15占空比可調(diào)方波信號在設(shè)計(jì)上不僅實(shí)現(xiàn)了各種波形的頻率調(diào)節(jié)，還實(shí)現(xiàn)了方波占空比的調(diào)節(jié)。圖16階梯遞增波圖17振幅鍵控(ASKAmplitude Shift Keying)圖18移頻鍵控(FSKFrequency Shift Keying)圖19移相鍵控(PSKPhase Shift Keying)圖20任意波結(jié)束語這次課程設(shè)計(jì)是任意信號發(fā)生器的設(shè)計(jì)。首先，從整體上分析了DDS的設(shè)計(jì)方法，DDS的優(yōu)缺點(diǎn)；其次，對任意信號發(fā)生器作了一個系統(tǒng)的分析與設(shè)計(jì)，從整體上完成模塊的結(jié)構(gòu)與功能分配；再次，對系統(tǒng)的程序部分作了一個詳細(xì)的分析，突出核心程序的設(shè)計(jì)；最后，對整個系統(tǒng)進(jìn)行時序仿真和硬件測試，以在硬件上實(shí)現(xiàn)各個功能。課程設(shè)計(jì)是一門綜合性很強(qiáng)的課程，不僅要求我們具有全面的專業(yè)理論知識，而且要求我們必須具備發(fā)現(xiàn)問題、解決問題的能力。通過這次對任意信號發(fā)生器的設(shè)計(jì)，讓我在VHDL層次化的設(shè)計(jì)方法上有了很大提高，從問題的分析上得到了很多啟發(fā)，學(xué)習(xí)的捷徑就是要在實(shí)踐中發(fā)現(xiàn)問題，運(yùn)用理論知識來解決問題，這樣我們才能學(xué)得更快、更扎實(shí)。在做的過程中發(fā)現(xiàn)了很多問題，主要是理論上很多東西在實(shí)際執(zhí)行當(dāng)中會遇到許多問題要解決它需要很多時間，正是由于出現(xiàn)了問題所以我們才要學(xué)會如何解決它，在問題中成長。我們的學(xué)習(xí)過程也就是這樣的一個過程，發(fā)現(xiàn)問題然后再解決問題。第一次做的時候用了很多定制ROM模塊導(dǎo)致芯片的容量不夠。后來減少了采樣率這樣就可以適配了。在FPGA的設(shè)計(jì)過程中我們要時刻考慮到精簡優(yōu)化設(shè)計(jì)的問題從而節(jié)約成本達(dá)到最佳優(yōu)化的目標(biāo)?？偟膩碚f，本次課設(shè)收獲最大的就是有著課設(shè)的壓力比平時學(xué)起來壓力更大，人都是被逼出來的，剛開始本來想實(shí)現(xiàn)步進(jìn)控制頻率到最后只能用數(shù)控分頻來實(shí)現(xiàn)頻率控制。參考文獻(xiàn)[1]潘松，黃繼業(yè)編著.《EDA技術(shù)實(shí)用教程》，2005，科學(xué)出版社[2]徐志軍，徐光輝編著.《CPLD/FPGA的開發(fā)與應(yīng)用》,電子工業(yè)出版社，[3][4] FPGA項(xiàng)目開發(fā)實(shí)戰(zhàn)[5] FPGA應(yīng)用設(shè)計(jì)200例謝辭近一個星期的課程設(shè)計(jì)即將結(jié)束，在此，要感謝給予我?guī)椭睦蠋熀屯瑢W(xué)們。首先要衷心感謝我的指導(dǎo)老師朱路老師，在整個課程設(shè)計(jì)的過程中，朱路老師給予我細(xì)心的指導(dǎo)和幫助，朱老師以他淵博的學(xué)識、智慧的見解給予我很多書本上無法獲得的知識。同時，朱老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、深厚的學(xué)術(shù)功底、誨人不倦的精神深深地影響了我。這一切將使我受益終生!在此，還要感謝課程設(shè)計(jì)中給予我們幫助的黃德昌老師，不僅這次課程設(shè)計(jì)，在以往的學(xué)習(xí)生活上，他們的一言一行都深深的影響著我，使我有不斷前進(jìn)的動力。在成長的道路上難免遇到許多挫折但始終會有幾個人在后方支撐著你，你便會有精神上的支柱。做完這次課設(shè)在電子設(shè)計(jì)的道路上只是前進(jìn)了一小步，以后還要繼續(xù)前進(jìn)。分?jǐn)?shù)是其次的，最關(guān)鍵的是從中學(xué)到了東西。使自己得到了提高，學(xué)會發(fā)現(xiàn)問題解決問題的，提高糾錯的能力。