【正文】 辭近一個(gè)星期的課程設(shè)計(jì)即將結(jié)束，在此，要感謝給予我?guī)椭睦蠋熀屯瑢W(xué)們。在FPGA的設(shè)計(jì)過(guò)程中我們要時(shí)刻考慮到精簡(jiǎn)優(yōu)化設(shè)計(jì)的問(wèn)題從而節(jié)約成本達(dá)到最佳優(yōu)化的目標(biāo)。數(shù)控分頻模塊時(shí)序仿真結(jié)果6示。elseIStmp=63 THENoutdata=255indata。process(pskin)if count=4 then—四分頻進(jìn)程139。tz THEN THEN檢測(cè)時(shí)鐘上升沿clk=39。END IF。BEGINIF CLK39。數(shù)控分頻器如圖4所示：圖3只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨率。由相位累加器字長(zhǎng)N的限制，累加到一定值后輸出將會(huì)溢出，這樣波形存儲(chǔ)器的地址就會(huì)循環(huán)一次，即輸出波形循環(huán)一周。從此VHDL成為硬件描述語(yǔ)言的業(yè)界標(biāo)準(zhǔn)之一。波形發(fā)生模塊錄緒置頂可調(diào)節(jié)占空比的方波(ASKAmplitude Shift Keying)(FSKFrequency Shift Keying)(PSKPhase Shift Keying)第4章 仿真與測(cè)試 QUARTUSII簡(jiǎn)介其中VHDL、Verilog第1章時(shí)鐘頻率越高，轉(zhuǎn)換時(shí)間越短。系統(tǒng)框架ELSEIF CNT2 = 39。FOUT = 39。clk39。039。tmp:=tmp+1。IFtmp:=00000000。039。END IF。 THENANDclk=39。outdata_buf=indata_buf。end process。full=39。 thenend if。正弦波我沒(méi)有使用ROM定制的方法，因?yàn)榍懊嬖囘^(guò)使用ROM定制結(jié)果導(dǎo)致資源占用太大超出了芯片的容量。WHEN 36=q=13。WHEN 39=q=34。WHEN 42=q=64。WHEN 45=q=99。WHEN 48=q=137。WHEN 51=q=174。WHEN 54=q=207。WHEN 57=q=233。WHEN 60=q=249。WHEN 63=q=255。SOPC系統(tǒng)的開發(fā)。圖6圖16我們的學(xué)習(xí)過(guò)程也就是這樣的一個(gè)過(guò)程，發(fā)現(xiàn)問(wèn)題然后再解決問(wèn)題。這一切將使我受益終生!在此，還要感謝課程設(shè)計(jì)中給予我們幫助的黃德昌老師，不僅這次課程設(shè)計(jì)，在以往的學(xué)習(xí)生活上，他們的一言一行都深深的影響著我，使我有不斷前進(jìn)的動(dòng)力?！?，2005多路選擇器模塊多路選擇器電路用于選擇輸出的波形的類型，其時(shí)序仿真結(jié)果如圖9所示：圖9第4章 仿真與測(cè)試WHEN 27=q=13。WHEN 24=q=34。WHEN 21=q=64。WHEN 18=q=99。WHEN 15=q=137。WHEN 12=q=174。WHEN 09=q=207。WHEN 06=q=233。WHEN 03=q=249。WHEN 00=q=255。 thenifbeginend if。ifbegincase yin is(ASKAmplitude Shift Keying)t128 then此進(jìn)程是控制一個(gè)三角波發(fā)生的，其中以a作為計(jì)滿標(biāo)志。ELSE此進(jìn)程為一個(gè)case語(yǔ)句設(shè)計(jì)的多路選擇器進(jìn)程，其中，sel為選擇哪一種波形的輸出。END IF。以D為基數(shù)的一個(gè)計(jì)數(shù)器，時(shí)鐘上升沿觸發(fā)，當(dāng)CNT8＝“1111”時(shí)給CNT8載入初值，同時(shí)給FULL一個(gè)時(shí)鐘周期的高電平，使其周期性的輸出一個(gè)脈沖信號(hào)。FULL = 39。 THEN多路選擇器其中，CLK為外部輸入時(shí)鐘，r_zeng為遞增鋸齒波，其設(shè)計(jì)方法是每一次時(shí)鐘信號(hào)出現(xiàn)上升沿，則給輸出信號(hào)加1，直到輸出信號(hào)為全1，此時(shí)將輸出信號(hào)清零。（5）輸出波形的靈活性只要在DDS內(nèi)部加上相應(yīng)控制如調(diào)頻控制FM、調(diào)相控制PM和調(diào)幅控制AM，即可以方便靈活地實(shí)現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能，產(chǎn)生FSK、PSK、ASK和MSK等信號(hào)?，F(xiàn)在對(duì)EDA的概念或范疇用得很寬。論第1章刪除數(shù)控分頻器硬件描述語(yǔ)言HDL是EDA技術(shù)的重要組成部分，常見(jiàn)的HDL主要有VHDL、Verilog（2）頻率轉(zhuǎn)換時(shí)間短DDS是一個(gè)開環(huán)系統(tǒng)，無(wú)任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得DDS的頻率轉(zhuǎn)換時(shí)間極短。（2）輸出雜散大由于DDS采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。第2章 系統(tǒng)總體設(shè)計(jì)第3章 程序設(shè)計(jì)與分析039。遞減運(yùn)算 定義內(nèi)部整數(shù)變量BEGINIFELSIFclk39。when 39。clk=39。elsifclk=39。139。RANGETHEN工具來(lái)完成設(shè)計(jì)任務(wù)的綜合與仿真。三角波信號(hào)圖14課程設(shè)計(jì)是一門綜合性很強(qiáng)的課程，不僅要求我們具有全面的專業(yè)理論知識(shí)，而且要求我們必須具備發(fā)現(xiàn)問(wèn)題、解決問(wèn)題的能力。分?jǐn)?shù)是其次的，最關(guān)鍵的是從中學(xué)到了東西。[4] FPGA項(xiàng)目開發(fā)實(shí)戰(zhàn)[