【正文】 CPLD/FPGA的開發(fā)與應(yīng)用》,電子工業(yè)出版社，[3]我們的學(xué)習(xí)過程也就是這樣的一個過程，發(fā)現(xiàn)問題然后再解決問題。圖16硬件測試在硬件調(diào)試過程中，運(yùn)用DAC0832完成數(shù)字信號到模擬信號的轉(zhuǎn)換，用數(shù)字示波器觀察產(chǎn)生的各種波形，并且時鐘源頻率都是可調(diào)的，其波形如圖1111121所示：圖10圖6SOPC系統(tǒng)的開發(fā)。QuartusII提供了一個完整的多平臺開發(fā)環(huán)境，它包含F(xiàn)PGA和CPLD整個設(shè)計階段的解決方案。WHEN 63=q=255。WHEN 60=q=249。WHEN 57=q=233。WHEN 54=q=207。WHEN 51=q=174。WHEN 48=q=137。WHEN 45=q=99。WHEN 42=q=64。WHEN 39=q=34。WHEN 36=q=13。WHEN 30=q=1。 WHEN 26=q=19。 WHEN 23=q=43。 WHEN 20=q=75。WHEN 17=q=112。WHEN 14=q=150。WHEN 11=q=186。WHEN 08=q=217。WHEN 05=q=239。WHEN 02=q=252。tmp:=tmp+1。clk39。正弦波我沒有使用ROM定制的方法，因?yàn)榍懊嬖囘^使用ROM定制結(jié)果導(dǎo)致資源占用太大超出了芯片的容量。end if。outdata=indata。039。 thenfull=39。139。indata_buf=indata。end process。outdata_buf=indata_buf。clk=39。AND039。 THEN當(dāng)tmp為“11111110”時，a=1，下一時鐘到來時，進(jìn)入tmp減狀態(tài)。END IF。039。tmp:=00000000。IFtmp:=tmp+1。039。clk39。三角波生成器PROCESS(clk,reset)VARIABLEcaseEND PROCESS P_DIV 。FOUT = 39。IF CNT2 = 39。BEGINIF FULL39。ELSE各波形發(fā)生器管腳其中，CLK為分頻后的時鐘信號輸入端，系統(tǒng)框架sanjiaobo為三角波發(fā)生器，其設(shè)計方法是以一個信號a控制，當(dāng)a為0時，每一次時鐘信號出現(xiàn)上升沿，則給輸出信號加1，當(dāng)a為1時，每一次時鐘信號出現(xiàn)上升沿，則給輸出信號減1，a由輸出信號的值控制，當(dāng)輸出信號為全1時，給a置1，當(dāng)輸出信號為0時，給a清0。當(dāng)DDS的波形存儲器分別存放正弦和余弦函數(shù)表時，既可得到正交的兩路輸出。時鐘頻率越高，轉(zhuǎn)換時間越短。第1章目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。其中VHDL、Verilog可調(diào)節(jié)占空比的方波(ASKAmplitude Shift Keying)(FSKFrequency Shift Keying)(PSKPhase Shift Keying)第4章 仿真與測試 QUARTUSII簡介設(shè)計思路置頂|錄緒程序設(shè)計概要波形發(fā)生模塊從此VHDL成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。由相位累加器字長N的限制，累加到一定值后輸出將會溢出，這樣波形存儲器的地址就會循環(huán)一次，即輸出波形循環(huán)一周。DDS的特點(diǎn)優(yōu)點(diǎn)：（1）輸出頻率相對帶寬較寬輸出頻率帶寬為50%fs（理論值）。只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨率。目前市場上采用CMOS、TTL、ECL工藝制作的DDS工習(xí)片，工作頻率一般在幾十MHz至400MHZ左右。square為標(biāo)準(zhǔn)方波，其設(shè)計方法同占空比可調(diào)的方波，只是它的控制變量是一個恒定值，使其占空比為50%。數(shù)控分頻器如圖4所示：圖3BEGINIF CLK39。END IF。 THENCNT2 := NOT CNT2。多路選擇器a:STD_LOGIC。clk=39。IF 置最大值END IF。ELSEPROCESS(clk,clr)VARIABLE THEN檢測時鐘上升沿計數(shù)tz THENa=39。其中，時鐘上升沿條件下，調(diào)節(jié)a的值，以控制clk的分頻系數(shù)。139。ELSE=從而實(shí)現(xiàn)調(diào)頻的目的。eventif count=4 then—四分頻進(jìn)程process(pskin)eventoutdata=255indata。elsiftmp:clk=39。tmp=63 THENISWHEN 31=q=0。END CASE。elsePro、ModelSim等第三方6示。數(shù)控分頻模塊時序仿真結(jié)果遞減鋸齒波信號結(jié)束語這次課程設(shè)計是任意信號發(fā)生器的設(shè)計。在FPGA的設(shè)計過程中我們要時刻考慮到精簡優(yōu)化設(shè)計的問題從而節(jié)約成本達(dá)到最佳優(yōu)化的目標(biāo)。辭近一個星期的課程設(shè)計即將結(jié)束，在此，要感謝給予我?guī)椭睦蠋熀屯瑢W(xué)們。