【正文】 由STD_LOGIC_VECTOR轉(zhuǎn)換為BIT_VECTOR函數(shù) TO_ STDLOGIC（A） 由BIT轉(zhuǎn)換為STD_LOGIC函數(shù) TO_ BIT（A） 由STD_LOGIC轉(zhuǎn)換為BIT.STD_LOGIC_ARITH包集合函數(shù)函數(shù)：CONV_STD_LOGIC_VECTOR (A,位長) 由UNSINGED，SINGED轉(zhuǎn)換為INTEGER STD_LOGIC_ UNSINGED包集合函數(shù)：CONV_INTEGER (A) 由STD_LOGIC_VECTOR轉(zhuǎn)換為INTEGERSTD_LOGIC_ UNSINGED包集合函數(shù)：CONV_INTEGER (A) 由INTEGER，UNSINGED，SINGED轉(zhuǎn)換為 STD_LOGIC_VECTOR 類型標(biāo)記法實現(xiàn)類型轉(zhuǎn)換類型標(biāo)記就是類型的名稱。類型標(biāo)記法適合那些關(guān)系密切的標(biāo)量類型之間的類型轉(zhuǎn)換，即整數(shù)和實數(shù)的類型轉(zhuǎn)換。例如：VARIABLE I：INTEGER；VARIABLE R：REAL； I := INTEGER（R）； R := REAL（I）； 常數(shù)實現(xiàn)類型轉(zhuǎn)換就模擬效率而言，利用常數(shù)實現(xiàn)類型轉(zhuǎn)換比利用類型轉(zhuǎn)換函數(shù)的效率更高。下面的例子使用常數(shù)把類型為STD_LOGIC的值轉(zhuǎn)換為BIT型的值。例:LIBRARY IEEE；USE IEEE. ；ENTITY typeconv ISEND；ARCHITECTURE arch OF typeconv IS TYPE typeconv_type IS ARRAY（STD_ULOGIC）OF BIT；定義一個類型CONSTANT typecon_con：typeconv_type：=（‘0’/‘L’=‘0’，‘1’/‘H’ =1’，OTHERS=‘0’）；SIGNAL b：BIT；SIGNAL b：BIT； SIGNAL s：STD_ULOGIC； BEGIN b= typecon_con (s)；常數(shù)實現(xiàn)類型轉(zhuǎn)換 VHDL操作符與其他程序設(shè)計語言相似，VHDL中的表達(dá)式也是由運(yùn)算符將基本元素連接起來形成。這里的基本元素包括對象名、文字、函數(shù)調(diào)用及用括號括起來的表達(dá)式。在VHDL語言中共有4類操作符，可以分別進(jìn)行邏輯運(yùn)算（LOGICAL）、關(guān)系運(yùn)算（RELATIONAL）、算術(shù)運(yùn)算（ARITHMETIC）和并置運(yùn)算（CONCATENATION）。需要指出的是操作符操作的對象是操作數(shù)，且操作數(shù)的類型應(yīng)該和操作符所要求的類型相一致。另外，運(yùn)算操作符是有優(yōu)先級的，例如，邏輯運(yùn)算符not，在所有操作符中優(yōu)先級最高。在VHDL語言中，共有6種邏輯運(yùn)算符，他們分別是： NOT 取反； AND 與； OR 或； NAND 與非； NOR 或非； XOR 異或。這6種邏輯運(yùn)算符可以對“STD_LOGIC ”和“BIT”等邏輯型數(shù)據(jù)、“STD_LOGIC _VECTOR”邏輯型數(shù)組及布爾數(shù)據(jù)進(jìn)行邏輯運(yùn)算。必須注意，運(yùn)算符的左邊和右邊，以及代入的信號的數(shù)據(jù)類型必須是相同的。VHDL語言中有5類算術(shù)運(yùn)算符，他們分別是：求和操作符：＋（加）、－（減）求積操作符:*（乘）、/（除）、MOD（求模）、REM（取余）符號操作符：＋（正）、－（負(fù)）混合操作符：**（指數(shù)）、ABS（取絕對值）移位操作符：SLL（邏輯左移）、SRL（邏輯右移）、SLA（算術(shù)左移）、SRA（算術(shù)右移）、ROL（邏輯循環(huán)左移）、ROR邏輯循環(huán)右移）VHDL語言中有6種關(guān)系運(yùn)算符，他們分別是： = 等于； /= 不等于； 小于； = 小于等于； 大于； = 大于等于；amp。 連接SIGNAL g，h，i：STD_LOGIC；SIGNAL c，d，e：STD_LOGIC _VECTOR（1 TO 0）； ┇ d = i amp。 NOT h； 元素與元素并置，形成長度為2的數(shù)組 a = c amp。 d； 數(shù)組與數(shù)組并置，形成長度為4的數(shù)組運(yùn)算符 優(yōu)先級NOT，ABS，** 最高優(yōu)先級*，/，MOD，REM +（正號），－（負(fù)號）+，－，amp。 SLL，SLA，SRL，SRA，ROL，ROR =，/=，，=，= AND，OR，NAND，NOR，XOR，XNOR 最低優(yōu)先級 VHDL詞法規(guī)則與標(biāo)識符 詞法規(guī)則 為了提高VHDL源程序的可讀性，在VHDL中可以寫入注釋。注釋以 開頭直到本行末尾的一段文字。在MUX+PLUSⅡ中可以看見，敲入 之后，后面字體的顏色就發(fā)生改變。注釋不是VHDL設(shè)計描述的一部分，編譯后存入數(shù)據(jù)庫中的信息不包含注釋。注釋舉例：Q：OUT STD_LOGIC _VECTOR（11 DOWNTO 0）；A/D轉(zhuǎn)換數(shù)據(jù)輸出顯示（行注釋）SRAM 數(shù)據(jù)寫入控制狀態(tài)機(jī)（段注釋）WRIT_STATE：PROCESS（clk，rst）SRAM寫入控制狀態(tài)機(jī)時序電路進(jìn)程數(shù)字型文字可以有多種表達(dá)方式：可以是十進(jìn)制數(shù)，也可以表示為二進(jìn)制、八進(jìn)制或十六進(jìn)制等為基的數(shù)，可以是整數(shù)，也可以是含有小數(shù)點的浮點數(shù)?，F(xiàn)舉例如下。十進(jìn)制整數(shù)表示法：如012 5 78_456 (=78456) 2E6在相鄰數(shù)字之間插入下劃線，對十進(jìn)制數(shù)值不產(chǎn)生影響，僅僅是為了提高文字的可讀性。允許在數(shù)字之前冠以若干個0，但不允許在數(shù)字之間存在空格。以基表示的數(shù)：用這種方式表示的數(shù)由五個部分組成。第一部分，用十進(jìn)制數(shù)標(biāo)明數(shù)值進(jìn)位的基數(shù)；第二部分，數(shù)值隔離符號“”；第三部分，表達(dá)的文字；第四部分，指數(shù)隔離符號“”；第五部分，用十進(jìn)制表示的指數(shù)部分，這一部分的數(shù)如果為0可以省去不寫。如2111_1011 81473 16A8E1 016E+4對以基表示的數(shù)而言，相鄰數(shù)字間插入下劃線不影響數(shù)值?；淖钚?shù)為2，最大數(shù)為16，以基表示的數(shù)中允許出現(xiàn)A至F的字母，大小寫字母意義無區(qū)別。實數(shù)：實數(shù)必須帶有小數(shù)點。如 E－2物理量文字：綜合器不支持物理量文字的綜合。如 60 s（秒） 100 m （米） 177 A（安培）字符是用單引號引起來的ASCⅡ字符，可以是數(shù)值，也可以是符號或字母，如 ‘E’， ‘e’， ‘$’， ‘23’， ‘A’… 字符串是一維的字符數(shù)組，需放在雙引號中。有兩種類型的字符串：文字字符串和位矢量字符串。文字字符串是用雙引號引起來的一串文字。如 “FALSE”， “X”， “THIS IS END” 位矢量字符串是被雙引號引起來的擴(kuò)展的數(shù)字序列，數(shù)字序列前冠以基數(shù)說明符?；鶖?shù)符有“B”、“O”、“X”，他們的含義如下。B：二進(jìn)制基數(shù)符號，表示二進(jìn)制位0或1，在字符串中每一個位表示一個BIT。O：八進(jìn)制基數(shù)符號，在字符串中每一個數(shù)代表一個八進(jìn)制數(shù)，即代表一個3位（BIT）的二進(jìn)制數(shù)。X：十六進(jìn)制基數(shù)符號，代表一個十六進(jìn)制數(shù)，即代表一個4位二進(jìn)制數(shù)。例如： B“1011_1111”， O“152”， X“F821” 下標(biāo)名用于指示數(shù)組型變量或信號的某一元素。SIGNAL a，b：BIT _VECTOR（0 TO 3）；SIGNAL s：INTEGER RANGE 0 TO 2；SIGNAL x，y：BIT。x = a (s)。y = b (3)。上例中，a (s)為一下標(biāo)語句，s是不可計算的下標(biāo)名，只能在特定情況下進(jìn)行綜合；b (3)的下標(biāo)為3，可以進(jìn)行綜合。 標(biāo)識符 標(biāo)識符是最常用的操作符，可以是常數(shù)、變量、信號、端口、子程序或參數(shù)的名字。標(biāo)識符規(guī)則是VHDL語言中符號書寫的一般規(guī)則，為EDA工具提供了標(biāo)準(zhǔn)的書寫規(guī)范。VHDL’93對VHDL’87版本的標(biāo)識符語法規(guī)則進(jìn)行了擴(kuò)展，通常稱VHDL’87版本標(biāo)識符為短標(biāo)識符，VHDL’93版標(biāo)識符為擴(kuò)展標(biāo)識符。VHDL短標(biāo)識符需遵守以下規(guī)則：（1）必須以英文字母開頭；（2）英文字母、數(shù)字（0～9）和下劃線都是有效的字符；（3）短標(biāo)識符不區(qū)分大小寫；（4）下劃線（_）的前后都必須有英文字母或數(shù)字。一般的，在書寫程序時，應(yīng)將VHDL的保留字大寫或黑體，設(shè)計者自己定義的字符小寫，以使得程序便于閱讀和檢查。盡管VHDL仿真綜合時不區(qū)分大小寫，但一個優(yōu)秀的硬件程序設(shè)計師應(yīng)該養(yǎng)成良好的習(xí)慣。例：一些合法的標(biāo)識符：S_MACHINE，present_state，sig3不合法的標(biāo)識符：presentstate，3states，cons_,_now 擴(kuò)展標(biāo)識符的識別和書寫有下面的規(guī)則：（1）用反斜杠來界定擴(kuò)展標(biāo)識符，如 \control_machine\，\s_block\ 等都是合法的擴(kuò)展標(biāo)識符；（2）擴(kuò)展標(biāo)識符允許包含圖形符號和空格，如 \samp。33\，\legal$state\ 是合法的擴(kuò)展標(biāo)識符；（3）兩個反斜杠之間的字可以和保留字相同，如 \SIGNAL\，\ENTITY\ 是合法的標(biāo)識符，與SIGNAL、ENTITY是不同的；（4）兩個反斜杠之間的標(biāo)識符可以用數(shù)字開頭，如 \15BIT\，\5ns\是合法的；（5）擴(kuò)展標(biāo)識符是區(qū)分大小寫的，如 \a\ 與 \ A\ 是不同的標(biāo)識符；（6）擴(kuò)展標(biāo)識符允許多個下劃線相鄰，如 \our_ _entity\ 是合法的擴(kuò)展標(biāo)識符（不推薦這種方式）；（7）擴(kuò)展標(biāo)識符的名字中如果含有一個反斜杠，則用相鄰的兩個反斜杠來代表它，如 \te\\xe\ 表示該擴(kuò)展標(biāo)識符的名字為 te\xe （共5個字符）；第三章 VHDL的描述風(fēng)格第三章 VHDL的描述風(fēng)格 行為描述方式 數(shù)據(jù)流描述方式（RTL描述方式） 結(jié)構(gòu)化描述方式 混合描述風(fēng)格 VHDL語言是通過結(jié)構(gòu)體具體描述整個設(shè)計實體的邏輯功能。通常結(jié)構(gòu)體有四種不同的描述方式：行為描述方式（behavior）、數(shù)據(jù)流描述方式（dataflow）或寄存器RTL描述方式、結(jié)構(gòu)化描述方式（structural）以及混合描述方式。VHDL通過這四種不同的描述方式從不同的側(cè)面描述結(jié)構(gòu)體的功能。前三種是最基本的描述方式，他們組合起來就成為混合描述方式。 下面結(jié)合一個全加器來說明這四種描述風(fēng)格，全加器的端口示意圖如圖所示，其輸入輸出關(guān)系如表所示。 全加器框圖全加器的輸入輸出關(guān)系 輸入 　　 輸出c_in 　 x y 　　c_out sum 0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1 行為描述方式行為描述輸入與輸出間轉(zhuǎn)換的行為，不需包含任何結(jié)構(gòu)信息，它對設(shè)計實體按算法的路徑來描述。行為描述在EDA工程中通常被稱為高層次描述，設(shè)計工程師只需要注意正確的實體行為、準(zhǔn)確的函數(shù)模型和精確的輸出結(jié)果就可以了，無需關(guān)注實體的電路組織和門級實現(xiàn)。例:基于全加器真值表采用行為描述方式設(shè)計的全加器（1位二進(jìn)制數(shù)全加）LIBRARY IEEE；USE ；ENTITY full_adder IS GENERIC（tpd : TIME := 10 ns）； PORT（x，y，c_in : IN STD_LOGIC。 Sum, c_out : OUT STD_LOGIC)。END full_adder。ARCHITECTURE behav OF full_adder ISBEGIN PROCESS (x, y, c_in)VARIABLE n: INTEGER。CONSTANT sum_vector: STD_LOGIC_VECTOR (0 TO 3) := “0101”。CONSTANT carry_vector: STD_LOGIC_VECTOR (0 TO 3) := “0011”。 B