【正文】 基于VHDL的復雜可編程邏輯器件（CPLD）應用技術緒論CPLD/FPGA/ASIC誕生與發(fā)展概述一．常見英文縮寫解釋（按字母順序排列）：ASIC: Application Specific Integrated Circuit. 專用ICCPLD: Complex Programmable Logic Device. 復雜可編程邏輯器件EDA: Electronic Design Automation. 電子設計自動化FPGA: Field Programmable Gate Array. 現(xiàn)場可編程門陣列GAL: Generic Array Logic. 通用陣列邏輯HDL: Hardware Description Language. 硬件描述語言 IP: Intelligent Property. 智能模塊 PAL: Programmable Array Logic. 可編程陣列邏輯 RTL: Register Transfer Level. 寄存器傳輸級（描述） SOC: System On a Chip. 片上系統(tǒng) SLIC: System Level IC. 系統(tǒng)級IC VHDL: Very high speed integrated circuit Hardware Description Language. 超高速集成電路硬件描述語言二．硬件描述語言的誕生與發(fā)展： ： 人們 為了把復雜的電子電路用文字文件方式描述并保存下來，方便他人了解電路內(nèi)容，就誕生了最初的硬件描述語言。經(jīng)過多種硬件描述語言誕生與淘汰的演變，當前國內(nèi)外普遍使用的主流硬件描述語言只有兩種：VHDL和Verilog HDL。還有ABEL和AHDL等。 ： 以ADA語言為基礎，由美國國防高級研究計劃局(DARPA)開發(fā)。1985年完成第一版，1987年成為IEEE標準(IEEE1076)，1993年增修為IEEE1164標準并使用至今。1996年又加入電路合成標準程序和規(guī)格。美國國防部規(guī)定其為官方ASIC設計語言。 1995年，中國國家技術監(jiān)督局出版的《CAD通用技術規(guī)范》中，推薦VHDL為我國硬件描述語言的國家標準。 HDL： 以C語言為基礎，由GDA(Gateway Design Automation)公司的Phil Moorby創(chuàng)建于1983年。1989年CADENCE公司收購了GDA公司，擁有了Verilog HDL的獨家專利。于1990年正式發(fā)表了Verilog HDL，并成立OVI(Open Verilog International)組織推進其發(fā)展。1995年CADENCE公司放棄了Verilog HDL專利，使之成為IEEE標準(IEEE1364)。 HDL的比較： 不存在優(yōu)劣之分。相同電路用這兩種硬件描述語言分別編碼，長度也大體相同?，F(xiàn)在常用的各種仿真/綜合工具均為二者通用。在日本，VHDL用戶略多于Verilog HDL，例如：NEC，日立，福田電子，丸文等公司通常習慣使用VHDL；而松下，CASIO等公司習慣使用Verilog HDL。和習慣有關，一個公司通常習慣于使用其中一種。VHDL與其他HDL比較l VHDL—“告訴我你想要電路做什么，我給你提供能實現(xiàn)這個功能的硬件電路”l VerilogHDL—和VHDL類似l ABEL、AHDL—“告訴我你想要什么樣的電路，我給你提供這樣的電路”： ①往往片面夸大某一種硬件描述語言的長處。 ②書中的例子盡管都聲稱通過了仿真合成驗證，但仍常見一些語法錯誤，合成時會出現(xiàn)“錯誤”或“警告”。請大家不要過分相信教科書上的語法。 ③脫離實際應用，僅僅介紹最基本的概念和語法規(guī)定，雖有較復雜的例子但卻少有解釋，難于理解。對實際應用中至關重要的編碼技巧和避免出錯的注意事項，卻往往只字不提。因此，新手入門往往要走很長的彎路。： 目前及今后若干年內(nèi)，VHDL和Verilog HDL仍將是硬件描述語言主角。因為它們已經(jīng)經(jīng)過無數(shù)應用實例的驗證，能夠滿足各類復雜的邏輯功能要求，各種配套工具軟件也非常成熟完善。至于Spec C, System C等新型硬件描述語言，將來成為主流還是被淘汰出局，則與語言本身以及各種配套工具軟件是否功能更加強大，使用更加簡便，更易于學習掌握，以及與人們已經(jīng)習慣的語言及工具是否有相似性和延續(xù)性等因素有關。 三．電子設計自動化(EDA)技術的發(fā)展： 上世紀80年代，EDA還只能代替手工，畫原理圖和流程圖，設計生產(chǎn)機器可以讀懂的印刷電路板圖。到了90年代，出現(xiàn)了Altera公司的Maxplus Ⅱ等CPLD/FPGA工具軟件，人們可以用Maxplus Ⅱ在PC機上設計由眾多標準邏輯芯片（如74系列等）組成的電路原理圖，然后再用它直接進行波形圖仿真測試，觀察驗證電路在各種輸入情況下的輸出信號波形，及內(nèi)部各點波形，并得到各點的延時信息，和電路“正常”，“警告”，“出錯”等信息。 最后，將經(jīng)過Maxplus Ⅱ?qū)Ⅱ炞C無誤的電路寫入CPLD/FPGA芯片，放入電路板中進行整機測試，如發(fā)現(xiàn)問題，修改原理圖，波形仿真后重寫CPLD/FPGA ，重新進行整機測試，直至完全正確為止。整機中既可以使用CPLD/FPGA也可以制成ASIC芯片（視批量大小而定）。Maxplus Ⅱ的出現(xiàn)，使電子設計自動化(EDA)技術大大向前推進了一步。 Maxplus Ⅱ不僅支持原理圖輸入,而且還支持VHDL、 Verilog HDL、以及AHDL等文本輸入方式，是目前應用比較廣泛的可編程邏輯器件開發(fā)軟件。Quartus Ⅱ是ALTERA公司推出的另一個可編程邏輯器件開發(fā)軟件，它支持原理圖輸入、VHDL、 Verilog HDL 和AHDL輸入方式。到了90年代后期，由于硬件描述語言的完善，尤其是相應的編譯，測試，合成，布線等電子設計自動化(EDA)工具軟件的發(fā)展與完善，硬件描述語言(HDL)終于進入了成熟實用階段。這無疑是（數(shù)字）電路設計史上最具革命性的飛躍。自此，人們實現(xiàn)了用簡明易懂的高級編程語言設計復雜硬件電路的夢想。只要具備一定的硬件專門知識，就能隨心所欲地設計出功能十分強大的專用智能電路，實現(xiàn)了“以軟代硬”。 四、VHDL編程實例：以真值表為依據(jù)，采用數(shù)據(jù)流描述方式編寫的BCD－七段顯示譯碼器的VHDL源代碼如下所示，其按總線顯示方式的仿真波形如圖所示。 五、硬件描述語言(VHDL)的突出優(yōu)點： ，使原先的IC使用者在掌握了VHDL之后，都變成了IC設計者，都能夠隨心所欲地設計出具備多個CPU功能的復雜專用芯片。 2. VHDL及其配套工具軟件簡單易學，直觀明了，便于迅速掌握，也便于修改。 ，降低開發(fā)成本，加快了產(chǎn)品更新?lián)Q代的速度，提高產(chǎn)品的市場競爭力。 4. 大大縮小電路板面積和整機體積，提高產(chǎn)品可靠性，增強產(chǎn)品功能，實現(xiàn)技術保密。 5. 可實現(xiàn)電路設計的模塊化和積木式多級組合。各模塊均可在今后被重復再利用（調(diào)用）。 6 . 完全實現(xiàn)擁有整機的自主知識產(chǎn)權，不再在關鍵芯片（專用芯片）的進口及價格方面受制于人。這一點對目前我國尤為重要。六、可編程器件的發(fā)展： PROM (EPROM, EEPROM) PAL/GAL芯片（幾十個門/20Pin）FPGA/CPLD（八十年代中期，Xilinx和Altera公司推出幾十—幾千個通用IC規(guī)模的FPGA芯片。目前已發(fā)展到數(shù)千萬門/3000Pin/IC的規(guī)模）。 系統(tǒng)芯片SOC (集模擬信號采集/轉(zhuǎn)換/存儲/處理/接口/各種 IP電路于一體，包含模擬/數(shù)字信號處理電路，存儲器，CPU等。) 注：IP（也稱“核”core） 是指由硬件描述語言(HDL)設計，經(jīng)過實踐證明正確無誤的“通用”硬件功能模塊。用戶可以直接使用而不需進行設計/驗證。 例如：SDRAM(DDR)讀寫控制電路；以太網(wǎng)數(shù)據(jù)收發(fā)電路等等。 七、HDL/ASIC/EDA的現(xiàn)存問題與未來發(fā)展方向： (HDL) 的現(xiàn)存問題與未來發(fā)展方向： VHDL或Verilog HDL目前尚無法用于描述模擬電路，跟不上系統(tǒng)芯片SOC（集模/數(shù)于一身）的發(fā)展要求。人們正期待一種模/數(shù)電路兼容的硬件描述語言(HDL) 誕生。 2. ASIC的現(xiàn)存問題與未來發(fā)展方向： (1) 簡化工藝，降低成本：如今，（, —），ASIC的集成度和制造成本都在直線上升。而實際應用的ASIC中，78%的ASIC的門數(shù)不超過100萬門，無須采用7級到8級金屬工藝，3到4級足矣。 (2)縮短ASIC設計周期： ASIC設計周期一般為1—12個月，制造周期亦需大致相同的時間。HDL編碼一般需1/4—1/3時間，其余為合成/仿真（局部/總體/實機）/后仿真的時間。隨著產(chǎn)品市場競爭的加劇，更新?lián)Q代速度加快，縮短設計制造周期的呼聲日益增強；而另一方面，ASIC的功能和復雜程度也在日益提高，又使得縮短周期變得更加困難?，F(xiàn)在，很多著名公司都已投入巨資，致力于這方面的研究開發(fā)工作，力求明顯縮短ASIC設計及制作周期。為縮短設計周期，設計時盡可能多地采用IP模塊也是趨勢之一。目前，NEC,富士通,IBM,TI等公司都已有很豐富的IP庫，并且可以將其直接集成到用戶ASIC芯片中去。不過，一般國內(nèi)用戶卻未必能承受得起在這些公司購買IP和定制ASIC的費用。 另外，有關IP的知識產(chǎn)權保護以及國際標準化等問題也尚在探討之中，阻礙了IP應用普及的步伐。 ：　 主要是無法對模擬/數(shù)字/各種IP混合的ASIC(SOC)進行設計，編譯，仿真，合成。另外，需要更加簡單高效的設計/編譯/仿真/合成工具，以縮短研發(fā)周期。第一章 VHDL基本結構 實體 結構體 塊、子程序和進程 庫和程序包 配置 一個完整的VHDL程序，或者說設計實體，通常要求最低能為VHDL綜合器所支持，并能作為一個獨立的設計單元，即元件的形式而存在的VHDL程序。在VHDL程序中，通常包含實體（ENTITY）、結構體（ARCHITECTURE）、配置（CONFIGURATION）、包集合（PACKAGE）和庫（LIBRARY）5個部分。其中實體和結構體這兩個基本結構是必需的，他們可以構成最簡單的VHDL程序。 實體 設計實體是VHDL語言設計的基本單元，簡單的可以是一個與門，復雜的可以是一個微處理器或一個數(shù)字系統(tǒng)，其結構基本是一致的，都是由實體說明和結構體兩部分組成。實體說明是對這個設計實體與外部電路進行接口的描述，它規(guī)定了設計單元的輸入輸出接口信號或引腳，是設計實體對外的一個通信界面。結構體用于描述此設計實體的邏輯結構和邏輯功能。 實體語句結構如下：ENTITY 實體名 IS [GENERIC（類屬表）；] [PORT（端口表）；]END ENTITY 實體名； 例：ENTITY or2 IS PORT（a，b：IN STD_LOGIC。 C: OUT STD_LOGIC)。 END ENTITY or2； 注意：實體應以語句“ENTITY 實體名 IS”開始，語句“END ENTITY 實體名；”結束。 在層次化系統(tǒng)設計中，實體說明是整個模塊或整個系統(tǒng)的輸入輸出（I/O）接口；在一個器件級的設計中，實體說明是一個芯片的輸入輸出（I/O）。（GENERIC）類屬參量是實體說明組織中的可選項，放在端口說明之前，其一般格式為：GENERIC [CONSTANT] 名字表：[IN] 子類型標識 [:= 靜態(tài)表達式]，…] 類屬參量是一種端口界面常數(shù)，常用來規(guī)定端口的大小、實體中子元件的數(shù)目及實體的定時特性等。它和常數(shù)不同，常數(shù)只能從設計實體的內(nèi)部得到賦值且不能改變，而類屬參量的值可由設計實體的外部提供。因此設計者可以從外面通過類屬參量的重新設定而容易的改變一個設計實體或一個元件的內(nèi)部電路結構和規(guī)模。例：GENERIC （trise，tfall：TIME:=1ns。 Addrwidth:INTEGER:=16)。PORT(a0, a1 : IN STD_LOGIC。 Add_bus:OUT STD_LOGIC_VECTOR(addrwidth1 DOWNTO 0)。 這里類屬參量中參數(shù)trise為上升沿寬度，tfall為下降沿寬度，用于仿真模塊的設計；定義地址總線的寬度為Addrwidth位，類屬值Addrwidth的改變將使結構體中所有相關的總線定義同時改變，由此使整個設計實體的硬件結構發(fā)生變化。 端口說明（PORT） 端口為設計實體和其外部環(huán)境提供動態(tài)通信的通道，是對基本設計單元與外部接口的描述，其功能相當電路圖符號的外部引腳。端口可以被賦值，也可以當做邏輯變量用在邏輯表達式中。其一般書寫格式為：PORT （端口名 ：