【正文】 。039。end if。end process。end rtl。 第 28 頁(yè) 附錄 A2 奇數(shù)分頻實(shí)現(xiàn)的程序library ieee。use 。use 。entity fenpin_o isport( clk,rst:in std_logic。 sel:in std_logic。 a2,b2,c2,d2:in integer range 1 downto 0。 clkout1:out std_logic )。end fenpin_o。architecture rtl of fenpin_o issignal p,q ,count1:integer range 18 downto 0。begincount1=8*d2+4*c2+2*b2+1*a2。process(clk)beginif rst=39。139。 thenif(sel=39。139。) then if (clk39。event and clk = 39。139。 ) thenif p=count11 thenp=0。else p=p+1。end if。 第 29 頁(yè) end if。 else null。end if。elsep=count11。end if。end process。process(clk)beginif rst=39。139。 thenif(sel=39。139。) then if (clk 39。event and clk = 39。039。 ) thenif q=count11 thenq=0。else q=q+1。end if。end if。 else null。end if。elseq=count11。end if。end process。clkout1 = 39。139。 when p (count11)/2 or q(count11)/2 else 39。039。end rtl。 第 30 頁(yè) 附錄 A3 半整數(shù)分頻實(shí)現(xiàn)的程序library ieee。use 。use 。use 。entity fenpin_m isport( clkin,rst:in std_logic。 sel:in std_logic。 a3,b3,c3,d3:in integer range 1 downto 0。 clkout3:buffer std_logic )。end fenpin_m。architecture rtl of fenpin_m is signal clk, div2:std_logic。signal count:integer range 0 to 16 。signal set:integer range 16 downto 0 。beginset=8*d3+4*c3+2*b3+1*a3。clk = clkin xor div2。 process(clk)beginif rst=39。139。 thenif sel=39。139。 thenif (clk 39。event and clk = 39。139。) thenif (count = 0 ) then 第 31 頁(yè) count = set1。 clkout3 = 39。139。elsecount = count 1。 clkout3 = 39。039。end if。end if。 else count=1。end if。elsenull。end if。end process。process(clkout3)beginif sel=39。139。 thenif (clkout339。event and clkout3=39。139。) thendiv2 = not div2。 end if。 else null。end if。end process。end rtl。 第 32 頁(yè) 附錄 A4 占空比可調(diào)的分頻實(shí)現(xiàn)的程序library ieee。use 。use 。use 。use 。entity fenpin_h isport( clk,rst:in std_logic。 sel:in std_logic。 a4,b4,c4,d4:in integer range 1 downto 0。 clkout2:out std_logic )。end fenpin_h。architecture rtl of fenpin_h issignal temp,m1,n1:integer range 5 downto 0。beginm1=2*d4+1*c4。n1=2*b4+1*a4。process(clk,temp,sel)beginif rst=39。139。 thenif sel = 39。139。 thenif rising_edge(clk) thenif temp = n1 1 thentemp = 0。 第 33 頁(yè) else temp = temp +1。end if。end if。else null。end if。elsetemp=n11。end if。end process。clkout2 = 39。139。 when temp m1 else 39。039。end rtl。 第 34 頁(yè) 附錄 A5 小數(shù)分頻實(shí)現(xiàn)的程序library ieee。use . all。use . all。entity fenpin_x isport(clkin: in std_logic。rst:in std_logic。sel1:in std_logic。a,b,c,d:in integer range 1 downto 0。clk_out:out std_logic)。end fenpin_x。architecture arch of fenpin_x isponent numberport(n : in std_logic_vector(3 downto 0) 。number0:out std_logic_vector(3 downto 0) 。number1:out std_logic_vector(3 downto 0))。end ponent。ponent fdnport (clock_in:in std_logic。enable:in std_logic。n_of_fd:in std_logic_vector(3 downto 0) 。 第 35 頁(yè) clock_out:out std_logic ) 。end ponent。ponent selport (clock_in:in std_logic。Xnumber:in std_logic_vector(3 downto 0) 。sel_out:out std_logic)。end ponent。ponent mux1port (a:in std_logic。b:in std_logic。s:in std_logic。y:out std_logic)。end ponent。signal l:integer range 16 downto 0 。signal n,x:std_logic_vector(3 downto 0) 。signal selt :std_logic。signal selt_not: std_logic。signal clock_1 : std_logic。signal clock_2 : std_logic。signal clock_sel: std_logic。signal n_fd : std_logic_vector(3 downto 0) 。signal n1_fd : std_logic_vector(3 downto 0) 。beginprocess(rst,sel1) 第 36 頁(yè) beginif rst=39。139。 thenif sel1=39。139。 thenl=8*d+4*c+2*b+a。elsel=4。end if。elsel=3。end if。end process。process(l)begincase (l) iswhen 5=n=0001。x=0001。when 6=n=0001。x=0010。when 7=n=0001。x=0011。when 9=n=0010。x=0001。when 10=n=0010。x=0010。when 11=n=0010。x=0011。when 13=n=0100。x=0001。when 14=n=0100。x=0010。when 15=n=0100。x=0011。 when others=n=0000。x=0000。end case。end process。number0:number port map(n,n_fd,n1_fd)。fdn0:fdn port map(clkin,selt_not,n_fd,clock_1)。fdnl:fdn port map(clkin,selt,n1_fd,clock_2)。 第 37 頁(yè) mux21:mux1 port map(clock_2,clock_1,selt,clock_sel)。sel0:sel port map(clock_sel,x,selt)。selt_not=not selt。clk_out=clock_sel。end arch。library ieee。use 。use 。entity fdn isport(clock_in:in std_logic。enable:in std_logic。n_of_fd:in std_logic_vector(3 downto 0) 。clock_out:out std_logic)。end entity。architecture bhv of fdn issignal clock:std_logic。signal q0:std_logic。signal q1:std_logic。signal number :std_logic_vector(2 downto 0) 。signal counter0:std_logic_vector(3 downto 0) 。signal counter1:std_logic_vector(3 downto 0) 。beginfdn: process (enable,clock_in, n_of_fd, clock, q0, q1)beginnumber(2 downto 0)=n_of_fd(3 downto 1)。 第 38 頁(yè) if q1 = 39。039。 thenclock = not clock_in。elseclock = clock_in。end if。if (enable=39。139。) thenif (n_of_fd(0)=39。039。)thencounter1=(others=39。039。)。q1 =39。039。if rising_edge(clock_in) thenif (number=001) thenq0 = not q0。elseif counter0 = number1 thencounter0 = (others=39。039。)。q0 = not q0。else