【正文】 作為鎖相環(huán)的輸入引腳共有8個，分別是CLK0~CLK7，其中CLK0~CLK3共享PLL1，CLK4~CLK7共享PLL2，這些引腳既可以作為單端輸入，也可以作為差分輸入。本設(shè)計采用的是單端時鐘輸入，不用的時鐘引腳全部接地以減少干擾。另外DDS合成信號的質(zhì)量跟時鐘的質(zhì)量有關(guān)，因此使用了75MHz高穩(wěn)定度的有源晶振來為FPGA提供初始時鐘，以減少時鐘的反射干擾。（2）下載配置電路Cyclone II器件使用SRAM單元來存儲配置信息，而SRAM作為易失性存儲器，每次掉電其內(nèi)部信息就會丟失，因此，Cyclone II器件每次上電都必須下載配置數(shù)據(jù)。Cyclone II器件支持多種配置方式，包括主動配置（AS）、被動配置（PS）和JTAG配置?？紤]到JTAG配置每次都必須連接到計算機，通過計算機來下載配置信息，因此設(shè)計了兩種配置電路：JTAG配置和AS配置。JTAG配置口在調(diào)試的時候使用，在調(diào)試完成后，可以將配置文件寫入AS配置芯片，由AS方式來配置FPGA，這樣就不用在每次使用任意波形發(fā)生器的時候都通過人手來下載配置信息。本設(shè)計所使用的配置芯片是EPCS1，這是Altera公司推出的為其FPGA配套使用的一款串行配置芯片。由于采用了非易失的閃存（flash memory）結(jié)構(gòu)，因此掉電之后數(shù)據(jù)得以保存。EPCS1具有1M bits數(shù)據(jù)容量，支持壓縮存儲，壓縮之后完全可以存入EPCS1，因此選用EPCS1完全能滿足要求。EP2C5的下載配置電路[12]。 EP2C5下載配置電路，有兩個地方需要注意，第一：nSTATUS、CONF_DONE、nCONFIG三個引腳必須用10KΩ電阻上拉到VCC（），否則將出現(xiàn)無法對FPGA進行配置的情況。第二：MSEL0和MSEL1是配置方式選擇引腳。MSEL0和MSEL1即使不用也不能懸空。由于EPCS1只支持低速AS配置，所以設(shè)計中將MSEL0和MSEL1接地。另外，JTAG配置具有最高優(yōu)先權(quán)，在使用JTAG方式進行配置的時候，其他方式都將被屏蔽。 Cyclone II配置方式選擇MSEL1MSEL0配置方式00低速 AS (20MHz)01PS10高速 AS (40MHz)JTAG D/A轉(zhuǎn)換電路 在第二章的分析中曾經(jīng)提到在高頻電路中，D/A轉(zhuǎn)換的瞬間毛刺、非線性和數(shù)字噪聲已經(jīng)成了影響DDS性能的主要因素。因此在選擇D/A轉(zhuǎn)換芯片時除了字長和轉(zhuǎn)換速度外，還應(yīng)該將D/A的非線性和噪聲特性也納入我們的考慮范圍之內(nèi)。在綜合各方面因素之后我們選擇了AD公司的AD9740，它是AD公司TxDAC系列的第三代高性能產(chǎn)品，其基本特性[13]如下：（1）10位精度；（2）支持單端CMOS時鐘輸入，最高轉(zhuǎn)換速率高達210MSPS；（3）采用了段電流源結(jié)構(gòu)和特有的開關(guān)技術(shù)，具有優(yōu)異的積分非線性、差分非線性性能和無雜散動態(tài)范圍；（4）數(shù)據(jù)輸入支持二進制補碼和直接二進制碼；（5）采用差分輸出方式，有效抑制各種共模成分，如噪聲、失真等，輸出滿量程電流在2mA到20mA可調(diào)；（6）；（7）低功耗：，進入掉電模式后功耗進一步降低到15mW；（8）有多種封裝可供選擇。： AD9740內(nèi)部功能框圖 AD9740內(nèi)部集成了輸入數(shù)據(jù)鎖存器，在時鐘的上升沿，數(shù)據(jù)會被打入鎖存器，相應(yīng)的模擬信號就會更新。管腳FS ADJ外接的電阻是差分輸出電流滿量程調(diào)節(jié)電阻，其跟輸出電流之間存在如下關(guān)系： 式(31) 式(32)其中是十進制表示的輸入數(shù)據(jù)，為滿量程輸出電流，其值為。在兩個輸出端都接有負載電阻的情況下，有： 式(33) 式(34)那么兩個輸出端的差分電壓為： 式(35)： AD9740電路連接圖AD9740采用了模擬、數(shù)字、時鐘部分單獨供電的方式，以減小各部分的干擾。DB0~DB9為數(shù)據(jù)輸入端，其中DB9為最高位，DB0為最低位，他們通過串聯(lián)一個22Ω電阻連接到FPGA；REFIO為參考電壓輸入端，由于設(shè)計使用內(nèi)部參考源，；FS ADJ為滿刻度輸出電流調(diào)節(jié)引腳，R81取2KΩ, 那么根據(jù)，；CLOCK+和CLOCK為時鐘輸入引腳，它們既可以作為差分時鐘輸入引腳，也可以作為單端時鐘輸入引腳，當作為單端時鐘輸入引腳時，CLOCK+接輸入時鐘，CLOCK接地；CMODE為時鐘工作模式選擇引腳，當CMODE接高電平時為差分時鐘輸入，接地時為單端時鐘輸入，考慮到DAC時鐘的質(zhì)量與DDS輸出信號質(zhì)量密切相關(guān)，因此本設(shè)計采用差分輸入時鐘（差分時鐘可以由FPGA的差分管腳來提供），CMODE接高電平；MODE為輸入數(shù)據(jù)模式選擇，接高電平為二進制補碼輸入，接地為直接二進制輸入，在這里增加了一個跳線J4來選擇輸入數(shù)據(jù)模式；SLEEP為休眠選擇引腳，SLEEP為高則進入低功耗模式，AD9740停止輸出，為低則進入工作模式，這個引腳接到了FPGA，由FPGA來控制AD9740什么時候工作，這樣可以有效降低波形發(fā)生器的功耗；IOUTA為DAC同相電流輸出端，數(shù)據(jù)全“1”時輸出滿刻度電流，IOUTB為反相電流輸出端，數(shù)據(jù)全“0”時輸出滿刻度電流。 AD9740既可以單端輸出，也可以設(shè)置成差分耦合方式輸出，但差分耦合方式輸出能夠抑制共模干擾，具有更好的動態(tài)特性。差分耦合方式可以采用射頻變壓器或者運算放大器。采用變壓器耦合不僅能夠在更寬的頻率范圍提供良好的共模抑制比，還能夠?qū)崿F(xiàn)阻抗變換。但從體積上考慮，采用運算放大器耦合更適合本設(shè)計。 運算放大器實現(xiàn)差分耦合電路，根據(jù)式(35)，a,b兩點間的最大輸出電壓約177。460mV，經(jīng)過AD8055的放大（），得到輸出端C點的電壓在177。這是我們后面設(shè)計放大電路放大倍數(shù)的依據(jù)。 濾波器的設(shè)計以離散數(shù)字序列經(jīng)數(shù)模轉(zhuǎn)換為模擬信號為基礎(chǔ)實現(xiàn)波形發(fā)生器有其固有的優(yōu)點，但同時也有頻譜分量復(fù)雜，雜波多的缺點。在波形發(fā)生器中，濾波器起著保持有效分量、抑制雜波的作用。濾波器的設(shè)計[14] [15][16]主要從兩個方面加以考慮，一是低通濾波器本身的傳輸特性，二是DDS系統(tǒng)輸出信號的頻譜結(jié)構(gòu)。低通濾波器是用它的傳遞函數(shù)來表征的，歸一化的理想低通濾波器應(yīng)滿足： 式(36)實際上，理想的濾波器特性是不可能獲得的，只能用某種方式按某種規(guī)律去逼近。采用不同的去曲線逼近理想濾波器，就獲得了不同類型的濾波器。常見的濾波器有以下幾種：巴特沃斯濾波器、契比雪夫濾波器、橢圓濾波器、貝塞爾濾波器和線性相位濾波器。（同階）的幅頻特性。 同階低通濾波器幅頻特性比較濾波器的傳輸特性可以用工作衰減、相移、群延遲及插入衰減等參數(shù)衡量[15]，其中衰減特性和群延遲是設(shè)計濾波器時考慮的重點。：（1）巴特沃斯濾波器也稱為最大平滑濾波器，它的傳遞函數(shù)只有實數(shù)極點和無窮零點，因而其幅頻特性在通帶和阻帶內(nèi)都是單調(diào)的，但也造成了通帶到阻帶的過渡緩慢；（2）契比雪夫濾波器的傳遞函數(shù)有復(fù)數(shù)極點和無窮零點，因而其幅頻特性表現(xiàn)為有波動，其中契比雪夫I型為通帶波動、阻帶單調(diào)，契比雪夫II型為通帶單調(diào)、阻帶波動。契比雪夫濾波器以引入波紋為代價，使其過渡特性比巴特沃斯濾波器陡峭；（3）橢圓濾波器也稱為聯(lián)立契比雪夫濾波器，其傳遞函數(shù)有復(fù)數(shù)極點和有限零點（在截止頻率附近），因而其幅頻特性在通帶和阻帶內(nèi)都是有波動的，但它的過渡特性最陡峭；（4）貝塞爾濾波器的傳遞函數(shù)也只有實數(shù)極點和無窮零點，其幅頻特性在通帶和阻帶內(nèi)都是單調(diào)的，且衰減特性非常緩慢，但它采用了貝塞爾逼近來實現(xiàn)濾波器設(shè)計，因此在通帶內(nèi)具有最平坦延遲；（5）線性相位濾波器與貝塞爾濾波器相似，在其通帶內(nèi)具有線性相位的響應(yīng)，但在整個通帶內(nèi)，濾波器的群延遲特性不是單調(diào)的，而是引入了波紋，從而在整個通帶內(nèi)達到了群延遲的均方誤差最小。濾波器的選型跟DDS輸出信號的頻譜結(jié)構(gòu)密切相關(guān)：對于正弦波，其頻披分量單一，選擇濾波器時主要考慮在通帶內(nèi)有一定的平坦度，在阻帶內(nèi)要保障足夠的衰減來抑制衰減，并且希望該濾波器具有快速衰減特性?？紤]到這些需求，我們設(shè)計了9階橢圓濾波器。在第二章的時候我們曾研究過，DDS的輸出頻譜是被sinc函數(shù)加權(quán)過的，當DDS輸出頻率接近其最大輸出頻率時（即DDS參考頻率的40%），波形幅度會存在一定的衰減，因此，我們在濾波器的入口加了一個諧振回路，對因sinc函數(shù)加權(quán)造成的幅度衰減作一個補償。根據(jù)設(shè)計指標，正弦波信號最高輸出頻率是50MHz，因此所設(shè)計橢圓低通濾波器3dB截止頻率設(shè)置為50MHz，、。 9階橢圓低通濾波器 9階橢圓低通濾波器幅頻特性曲線（仿真） 從仿真結(jié)果可以看出來，所設(shè)計的9階橢圓低通濾波器具有較平坦的通帶和陡峭的過渡帶，通帶內(nèi)紋波小于1dB，在58MHz處衰減達到了81dB，在整個阻帶內(nèi)，衰減大于60dB，可以很好的抑制諧波。 對于任意波，由于其含有豐富的諧波分量，如果設(shè)計過渡帶過窄的濾波器就會將一些有用的諧波分量濾除掉，這樣會造成波形失真。當然過渡帶過寬必然會帶來鏡像干擾，影響輸出信號的頻譜純度。但是對與任意波形來說頻譜純度不是主要指標，加之輸出頻率較低，一般來說鏡像分量不會產(chǎn)生很大影響。出于這方面考慮，對于任意波，我們設(shè)計了7階貝塞爾低通濾波器，該濾波器的截止頻率設(shè)置在任意波最高輸出頻率的10次諧波處，即 50MHz處。 7階貝塞爾低通濾波器 7階貝塞爾低通濾波器幅頻特性曲線（仿真） 從仿真結(jié)果來看，這個濾波器的過渡特性非常緩慢，100MHz才衰減了31dB。但是由于貝塞爾低通濾波器具有很好的群延遲特性，能夠無失真的傳輸諸如方波、三角波等頻譜很寬的信號。 由于該波形發(fā)生器時只設(shè)計了單通道輸出，任意時刻只使用其中一個濾波器濾波，即兩個濾波器是共享后端模擬通路的。選用哪個濾波器濾波由軟件來控制，通過開關(guān)的選通來實現(xiàn)。我們選用的開關(guān)是固態(tài)繼電器S1A050000，這種固態(tài)繼電器控制端口兼容TTL電平。 固態(tài)繼電器S1A050000內(nèi)部結(jié)構(gòu)可以看出S1A050000其實是一種小型直流電磁繼電器，7端為信號端，5端為控制端，只要在5端加上一定的驅(qū)動電流，開關(guān)閉合，7端導(dǎo)通，否則7端斷開。，10mA的驅(qū)動電流，不能直接由FPGA來驅(qū)動，因此設(shè)計了一個繼電器控制電路。 (a) (b) 繼電器控制電路(a)中，用來控制繼電器開斷是是TI公司的TPIC6B596。TPIC6B596是專門用于驅(qū)動需要中電流或者高電壓負載的單片8位移位寄存器[17]。其中SRCK是串行移位寄存器時鐘，SER IN是串行數(shù)據(jù)輸入端，SER OUT是串行數(shù)據(jù)輸出端；RCK是輸出寄存器時鐘，在RCK的上升沿，串行移位寄存器的內(nèi)容被打入輸出寄存器；SRCLR是寄存器低電平異步清零端；G是輸出寄存器輸出使能端，在G為低電平時輸出寄存器的內(nèi)容才能在輸出端得到體現(xiàn)；DRAIN0~DRAIN7是8個漏極開路DMOS晶體管輸出端，每個輸出端能提供150mA灌電流能力。由于DRAIN0~DRAIN7是漏極開路輸出，因此在使用時必須外接上拉電阻才能有高電平輸出能力。當G端接地，與輸出端對應(yīng)的輸出寄存器內(nèi)容為1時,該輸出端輸出低電平，當輸出寄存器內(nèi)容為0時，該輸出端輸出高電平。通過改變TPIC6B596移位寄存器的內(nèi)容，進而改變其輸出寄存器的內(nèi)容就能控制繼電器的開斷。(b)是繼電器的典型接法，其中電容CK3是為了防止噪聲引起開關(guān)的誤動，二極管DK3是為在繼電器關(guān)斷時因為線圈感應(yīng)效應(yīng)而產(chǎn)生的瞬間尖峰電流提供一個泄放通路，以提高系統(tǒng)的可靠性。 放大衰減及直流偏置電路由于所設(shè)計的波形發(fā)生器輸出信號的幅度范圍要求在30mV~3V，而DAC的輸出信號幅度約1V左右，另外，由于DAC后端的低通濾波器存在插入衰減， 左右，因此必須經(jīng)過經(jīng)過放大和衰減電路才能達到波形發(fā)生器輸出信號的幅度范圍。此外，波形發(fā)生器還應(yīng)該具有直流偏置能力，因此還要設(shè)計一個直流偏置電路。（1）放大電路我們設(shè)計的放大電路是用集成運算放大器來實現(xiàn)的。集成運放是模擬集成電路中應(yīng)用最廣泛的器件之一，其在信號的運算（如加、減、乘、除、微分、積分、指數(shù)、對數(shù)等）、信號的產(chǎn)生、有源濾波、波形變換、電源穩(wěn)壓、數(shù)模轉(zhuǎn)換、模數(shù)轉(zhuǎn)換等方面都有廣泛的應(yīng)用。表征集成運放的參數(shù)很多，如輸入失調(diào)電壓、輸入失調(diào)電流、輸入電阻、開環(huán)增益、帶寬（有時用增益帶寬積表示）、輸出電阻、轉(zhuǎn)換速率SR（也稱壓擺率）等。在模擬通道設(shè)計時，選擇運算放大器主要考慮集成運放芯片的電源電壓范圍、帶寬、輸出電壓范圍、壓擺率SR、功耗和諧波失真。其中壓擺率SR是一個非常重要的參數(shù)，它是指運放在額定負載及輸入大信號時，輸出電壓上升段或者下降段斜率所能達到的最大值。SR反映了運放的大信號瞬態(tài)特性。對于在運放帶寬內(nèi)的任意波形輸入信號，如果其最大變化率小于運放的壓擺率，那么運放就能無失真的輸出相應(yīng)的波形。以正弦波信號為例，要得到無失真的最大輸出電壓，對于正弦波的限制是： 式(37)在本設(shè)計中，由于正弦波的輸出頻率是：~50MHz，輸出信號最大幅度為3V。我們選用的運放是高速電流反饋運放AD8009[18]。增益為10時小信號帶寬為350MHz，大信號帶寬為320MHz，另外具有5500V/us的壓擺率，增益為10時建立為25ns，能采用+5V到177。5V電源，在這里我們選用的是177。5V電源。 放大電路 這是一個同相放大電路，放大倍數(shù)為，通過調(diào)整可調(diào)電阻的電阻值，就可以改變放大器的放大倍數(shù)。（2）衰減電路 所設(shè)計的衰減電路是通過電阻分壓網(wǎng)絡(luò)來實現(xiàn)的。 衰減電路本文采用的是二級分壓網(wǎng)絡(luò)，整個衰減電路的衰減倍數(shù)為： 式(38)通過調(diào)節(jié)和的阻值，就能實現(xiàn)不同的