【正文】 作為鎖相環(huán)的輸入引腳共有8個(gè)，分別是CLK0~CLK7，其中CLK0~CLK3共享PLL1，CLK4~CLK7共享PLL2，這些引腳既可以作為單端輸入，也可以作為差分輸入。本設(shè)計(jì)采用的是單端時(shí)鐘輸入，不用的時(shí)鐘引腳全部接地以減少干擾。另外DDS合成信號(hào)的質(zhì)量跟時(shí)鐘的質(zhì)量有關(guān)，因此使用了75MHz高穩(wěn)定度的有源晶振來(lái)為FPGA提供初始時(shí)鐘，以減少時(shí)鐘的反射干擾。（2）下載配置電路Cyclone II器件使用SRAM單元來(lái)存儲(chǔ)配置信息，而SRAM作為易失性存儲(chǔ)器，每次掉電其內(nèi)部信息就會(huì)丟失，因此，Cyclone II器件每次上電都必須下載配置數(shù)據(jù)。Cyclone II器件支持多種配置方式，包括主動(dòng)配置（AS）、被動(dòng)配置（PS）和JTAG配置。考慮到JTAG配置每次都必須連接到計(jì)算機(jī)，通過(guò)計(jì)算機(jī)來(lái)下載配置信息，因此設(shè)計(jì)了兩種配置電路：JTAG配置和AS配置。JTAG配置口在調(diào)試的時(shí)候使用，在調(diào)試完成后，可以將配置文件寫(xiě)入AS配置芯片，由AS方式來(lái)配置FPGA，這樣就不用在每次使用任意波形發(fā)生器的時(shí)候都通過(guò)人手來(lái)下載配置信息。本設(shè)計(jì)所使用的配置芯片是EPCS1，這是Altera公司推出的為其FPGA配套使用的一款串行配置芯片。由于采用了非易失的閃存（flash memory）結(jié)構(gòu)，因此掉電之后數(shù)據(jù)得以保存。EPCS1具有1M bits數(shù)據(jù)容量，支持壓縮存儲(chǔ)，壓縮之后完全可以存入EPCS1，因此選用EPCS1完全能滿足要求。EP2C5的下載配置電路[12]。 EP2C5下載配置電路，有兩個(gè)地方需要注意，第一：nSTATUS、CONF_DONE、nCONFIG三個(gè)引腳必須用10KΩ電阻上拉到VCC（），否則將出現(xiàn)無(wú)法對(duì)FPGA進(jìn)行配置的情況。第二：MSEL0和MSEL1是配置方式選擇引腳。MSEL0和MSEL1即使不用也不能懸空。由于EPCS1只支持低速AS配置，所以設(shè)計(jì)中將MSEL0和MSEL1接地。另外，JTAG配置具有最高優(yōu)先權(quán)，在使用JTAG方式進(jìn)行配置的時(shí)候，其他方式都將被屏蔽。 Cyclone II配置方式選擇MSEL1MSEL0配置方式00低速 AS (20MHz)01PS10高速 AS (40MHz)JTAG D/A轉(zhuǎn)換電路 在第二章的分析中曾經(jīng)提到在高頻電路中，D/A轉(zhuǎn)換的瞬間毛刺、非線性和數(shù)字噪聲已經(jīng)成了影響DDS性能的主要因素。因此在選擇D/A轉(zhuǎn)換芯片時(shí)除了字長(zhǎng)和轉(zhuǎn)換速度外，還應(yīng)該將D/A的非線性和噪聲特性也納入我們的考慮范圍之內(nèi)。在綜合各方面因素之后我們選擇了AD公司的AD9740，它是AD公司TxDAC系列的第三代高性能產(chǎn)品，其基本特性[13]如下：（1）10位精度；（2）支持單端CMOS時(shí)鐘輸入，最高轉(zhuǎn)換速率高達(dá)210MSPS；（3）采用了段電流源結(jié)構(gòu)和特有的開(kāi)關(guān)技術(shù)，具有優(yōu)異的積分非線性、差分非線性性能和無(wú)雜散動(dòng)態(tài)范圍；（4）數(shù)據(jù)輸入支持二進(jìn)制補(bǔ)碼和直接二進(jìn)制碼；（5）采用差分輸出方式，有效抑制各種共模成分，如噪聲、失真等，輸出滿量程電流在2mA到20mA可調(diào)；（6）；（7）低功耗：，進(jìn)入掉電模式后功耗進(jìn)一步降低到15mW；（8）有多種封裝可供選擇。： AD9740內(nèi)部功能框圖 AD9740內(nèi)部集成了輸入數(shù)據(jù)鎖存器，在時(shí)鐘的上升沿，數(shù)據(jù)會(huì)被打入鎖存器，相應(yīng)的模擬信號(hào)就會(huì)更新。管腳FS ADJ外接的電阻是差分輸出電流滿量程調(diào)節(jié)電阻，其跟輸出電流之間存在如下關(guān)系： 式(31) 式(32)其中是十進(jìn)制表示的輸入數(shù)據(jù)，為滿量程輸出電流，其值為。在兩個(gè)輸出端都接有負(fù)載電阻的情況下，有： 式(33) 式(34)那么兩個(gè)輸出端的差分電壓為： 式(35)： AD9740電路連接圖AD9740采用了模擬、數(shù)字、時(shí)鐘部分單獨(dú)供電的方式，以減小各部分的干擾。DB0~DB9為數(shù)據(jù)輸入端，其中DB9為最高位，DB0為最低位，他們通過(guò)串聯(lián)一個(gè)22Ω電阻連接到FPGA；REFIO為參考電壓輸入端，由于設(shè)計(jì)使用內(nèi)部參考源，；FS ADJ為滿刻度輸出電流調(diào)節(jié)引腳，R81取2KΩ, 那么根據(jù)，；CLOCK+和CLOCK為時(shí)鐘輸入引腳，它們既可以作為差分時(shí)鐘輸入引腳，也可以作為單端時(shí)鐘輸入引腳，當(dāng)作為單端時(shí)鐘輸入引腳時(shí)，CLOCK+接輸入時(shí)鐘，CLOCK接地；CMODE為時(shí)鐘工作模式選擇引腳，當(dāng)CMODE接高電平時(shí)為差分時(shí)鐘輸入，接地時(shí)為單端時(shí)鐘輸入，考慮到DAC時(shí)鐘的質(zhì)量與DDS輸出信號(hào)質(zhì)量密切相關(guān)，因此本設(shè)計(jì)采用差分輸入時(shí)鐘（差分時(shí)鐘可以由FPGA的差分管腳來(lái)提供），CMODE接高電平；MODE為輸入數(shù)據(jù)模式選擇，接高電平為二進(jìn)制補(bǔ)碼輸入，接地為直接二進(jìn)制輸入，在這里增加了一個(gè)跳線J4來(lái)選擇輸入數(shù)據(jù)模式；SLEEP為休眠選擇引腳，SLEEP為高則進(jìn)入低功耗模式，AD9740停止輸出，為低則進(jìn)入工作模式，這個(gè)引腳接到了FPGA，由FPGA來(lái)控制AD9740什么時(shí)候工作，這樣可以有效降低波形發(fā)生器的功耗；IOUTA為DAC同相電流輸出端，數(shù)據(jù)全“1”時(shí)輸出滿刻度電流，IOUTB為反相電流輸出端，數(shù)據(jù)全“0”時(shí)輸出滿刻度電流。 AD9740既可以單端輸出，也可以設(shè)置成差分耦合方式輸出，但差分耦合方式輸出能夠抑制共模干擾，具有更好的動(dòng)態(tài)特性。差分耦合方式可以采用射頻變壓器或者運(yùn)算放大器。采用變壓器耦合不僅能夠在更寬的頻率范圍提供良好的共模抑制比，還能夠?qū)崿F(xiàn)阻抗變換。但從體積上考慮，采用運(yùn)算放大器耦合更適合本設(shè)計(jì)。 運(yùn)算放大器實(shí)現(xiàn)差分耦合電路，根據(jù)式(35)，a,b兩點(diǎn)間的最大輸出電壓約177。460mV，經(jīng)過(guò)AD8055的放大（），得到輸出端C點(diǎn)的電壓在177。這是我們后面設(shè)計(jì)放大電路放大倍數(shù)的依據(jù)。 濾波器的設(shè)計(jì)以離散數(shù)字序列經(jīng)數(shù)模轉(zhuǎn)換為模擬信號(hào)為基礎(chǔ)實(shí)現(xiàn)波形發(fā)生器有其固有的優(yōu)點(diǎn)，但同時(shí)也有頻譜分量復(fù)雜，雜波多的缺點(diǎn)。在波形發(fā)生器中，濾波器起著保持有效分量、抑制雜波的作用。濾波器的設(shè)計(jì)[14] [15][16]主要從兩個(gè)方面加以考慮，一是低通濾波器本身的傳輸特性，二是DDS系統(tǒng)輸出信號(hào)的頻譜結(jié)構(gòu)。低通濾波器是用它的傳遞函數(shù)來(lái)表征的，歸一化的理想低通濾波器應(yīng)滿足： 式(36)實(shí)際上，理想的濾波器特性是不可能獲得的，只能用某種方式按某種規(guī)律去逼近。采用不同的去曲線逼近理想濾波器，就獲得了不同類型的濾波器。常見(jiàn)的濾波器有以下幾種：巴特沃斯濾波器、契比雪夫?yàn)V波器、橢圓濾波器、貝塞爾濾波器和線性相位濾波器。（同階）的幅頻特性。 同階低通濾波器幅頻特性比較濾波器的傳輸特性可以用工作衰減、相移、群延遲及插入衰減等參數(shù)衡量[15]，其中衰減特性和群延遲是設(shè)計(jì)濾波器時(shí)考慮的重點(diǎn)。：（1）巴特沃斯濾波器也稱為最大平滑濾波器，它的傳遞函數(shù)只有實(shí)數(shù)極點(diǎn)和無(wú)窮零點(diǎn)，因而其幅頻特性在通帶和阻帶內(nèi)都是單調(diào)的，但也造成了通帶到阻帶的過(guò)渡緩慢；（2）契比雪夫?yàn)V波器的傳遞函數(shù)有復(fù)數(shù)極點(diǎn)和無(wú)窮零點(diǎn)，因而其幅頻特性表現(xiàn)為有波動(dòng)，其中契比雪夫I型為通帶波動(dòng)、阻帶單調(diào)，契比雪夫II型為通帶單調(diào)、阻帶波動(dòng)。契比雪夫?yàn)V波器以引入波紋為代價(jià)，使其過(guò)渡特性比巴特沃斯濾波器陡峭；（3）橢圓濾波器也稱為聯(lián)立契比雪夫?yàn)V波器，其傳遞函數(shù)有復(fù)數(shù)極點(diǎn)和有限零點(diǎn)（在截止頻率附近），因而其幅頻特性在通帶和阻帶內(nèi)都是有波動(dòng)的，但它的過(guò)渡特性最陡峭；（4）貝塞爾濾波器的傳遞函數(shù)也只有實(shí)數(shù)極點(diǎn)和無(wú)窮零點(diǎn)，其幅頻特性在通帶和阻帶內(nèi)都是單調(diào)的，且衰減特性非常緩慢，但它采用了貝塞爾逼近來(lái)實(shí)現(xiàn)濾波器設(shè)計(jì)，因此在通帶內(nèi)具有最平坦延遲；（5）線性相位濾波器與貝塞爾濾波器相似，在其通帶內(nèi)具有線性相位的響應(yīng)，但在整個(gè)通帶內(nèi)，濾波器的群延遲特性不是單調(diào)的，而是引入了波紋，從而在整個(gè)通帶內(nèi)達(dá)到了群延遲的均方誤差最小。濾波器的選型跟DDS輸出信號(hào)的頻譜結(jié)構(gòu)密切相關(guān)：對(duì)于正弦波，其頻披分量單一，選擇濾波器時(shí)主要考慮在通帶內(nèi)有一定的平坦度，在阻帶內(nèi)要保障足夠的衰減來(lái)抑制衰減，并且希望該濾波器具有快速衰減特性?？紤]到這些需求，我們?cè)O(shè)計(jì)了9階橢圓濾波器。在第二章的時(shí)候我們?cè)芯窟^(guò)，DDS的輸出頻譜是被sinc函數(shù)加權(quán)過(guò)的，當(dāng)DDS輸出頻率接近其最大輸出頻率時(shí)（即DDS參考頻率的40%），波形幅度會(huì)存在一定的衰減，因此，我們?cè)跒V波器的入口加了一個(gè)諧振回路，對(duì)因sinc函數(shù)加權(quán)造成的幅度衰減作一個(gè)補(bǔ)償。根據(jù)設(shè)計(jì)指標(biāo)，正弦波信號(hào)最高輸出頻率是50MHz，因此所設(shè)計(jì)橢圓低通濾波器3dB截止頻率設(shè)置為50MHz，、。 9階橢圓低通濾波器 9階橢圓低通濾波器幅頻特性曲線（仿真） 從仿真結(jié)果可以看出來(lái)，所設(shè)計(jì)的9階橢圓低通濾波器具有較平坦的通帶和陡峭的過(guò)渡帶，通帶內(nèi)紋波小于1dB，在58MHz處衰減達(dá)到了81dB，在整個(gè)阻帶內(nèi)，衰減大于60dB，可以很好的抑制諧波。 對(duì)于任意波，由于其含有豐富的諧波分量，如果設(shè)計(jì)過(guò)渡帶過(guò)窄的濾波器就會(huì)將一些有用的諧波分量濾除掉，這樣會(huì)造成波形失真。當(dāng)然過(guò)渡帶過(guò)寬必然會(huì)帶來(lái)鏡像干擾，影響輸出信號(hào)的頻譜純度。但是對(duì)與任意波形來(lái)說(shuō)頻譜純度不是主要指標(biāo)，加之輸出頻率較低，一般來(lái)說(shuō)鏡像分量不會(huì)產(chǎn)生很大影響。出于這方面考慮，對(duì)于任意波，我們?cè)O(shè)計(jì)了7階貝塞爾低通濾波器，該濾波器的截止頻率設(shè)置在任意波最高輸出頻率的10次諧波處，即 50MHz處。 7階貝塞爾低通濾波器 7階貝塞爾低通濾波器幅頻特性曲線（仿真） 從仿真結(jié)果來(lái)看，這個(gè)濾波器的過(guò)渡特性非常緩慢，100MHz才衰減了31dB。但是由于貝塞爾低通濾波器具有很好的群延遲特性，能夠無(wú)失真的傳輸諸如方波、三角波等頻譜很寬的信號(hào)。 由于該波形發(fā)生器時(shí)只設(shè)計(jì)了單通道輸出，任意時(shí)刻只使用其中一個(gè)濾波器濾波，即兩個(gè)濾波器是共享后端模擬通路的。選用哪個(gè)濾波器濾波由軟件來(lái)控制，通過(guò)開(kāi)關(guān)的選通來(lái)實(shí)現(xiàn)。我們選用的開(kāi)關(guān)是固態(tài)繼電器S1A050000，這種固態(tài)繼電器控制端口兼容TTL電平。 固態(tài)繼電器S1A050000內(nèi)部結(jié)構(gòu)可以看出S1A050000其實(shí)是一種小型直流電磁繼電器，7端為信號(hào)端，5端為控制端，只要在5端加上一定的驅(qū)動(dòng)電流，開(kāi)關(guān)閉合，7端導(dǎo)通，否則7端斷開(kāi)。，10mA的驅(qū)動(dòng)電流，不能直接由FPGA來(lái)驅(qū)動(dòng)，因此設(shè)計(jì)了一個(gè)繼電器控制電路。 (a) (b) 繼電器控制電路(a)中，用來(lái)控制繼電器開(kāi)斷是是TI公司的TPIC6B596。TPIC6B596是專門(mén)用于驅(qū)動(dòng)需要中電流或者高電壓負(fù)載的單片8位移位寄存器[17]。其中SRCK是串行移位寄存器時(shí)鐘，SER IN是串行數(shù)據(jù)輸入端，SER OUT是串行數(shù)據(jù)輸出端；RCK是輸出寄存器時(shí)鐘，在RCK的上升沿，串行移位寄存器的內(nèi)容被打入輸出寄存器；SRCLR是寄存器低電平異步清零端；G是輸出寄存器輸出使能端，在G為低電平時(shí)輸出寄存器的內(nèi)容才能在輸出端得到體現(xiàn)；DRAIN0~DRAIN7是8個(gè)漏極開(kāi)路DMOS晶體管輸出端，每個(gè)輸出端能提供150mA灌電流能力。由于DRAIN0~DRAIN7是漏極開(kāi)路輸出，因此在使用時(shí)必須外接上拉電阻才能有高電平輸出能力。當(dāng)G端接地，與輸出端對(duì)應(yīng)的輸出寄存器內(nèi)容為1時(shí),該輸出端輸出低電平，當(dāng)輸出寄存器內(nèi)容為0時(shí)，該輸出端輸出高電平。通過(guò)改變TPIC6B596移位寄存器的內(nèi)容，進(jìn)而改變其輸出寄存器的內(nèi)容就能控制繼電器的開(kāi)斷。(b)是繼電器的典型接法，其中電容CK3是為了防止噪聲引起開(kāi)關(guān)的誤動(dòng)，二極管DK3是為在繼電器關(guān)斷時(shí)因?yàn)榫€圈感應(yīng)效應(yīng)而產(chǎn)生的瞬間尖峰電流提供一個(gè)泄放通路，以提高系統(tǒng)的可靠性。 放大衰減及直流偏置電路由于所設(shè)計(jì)的波形發(fā)生器輸出信號(hào)的幅度范圍要求在30mV~3V，而DAC的輸出信號(hào)幅度約1V左右，另外，由于DAC后端的低通濾波器存在插入衰減， 左右，因此必須經(jīng)過(guò)經(jīng)過(guò)放大和衰減電路才能達(dá)到波形發(fā)生器輸出信號(hào)的幅度范圍。此外，波形發(fā)生器還應(yīng)該具有直流偏置能力，因此還要設(shè)計(jì)一個(gè)直流偏置電路。（1）放大電路我們?cè)O(shè)計(jì)的放大電路是用集成運(yùn)算放大器來(lái)實(shí)現(xiàn)的。集成運(yùn)放是模擬集成電路中應(yīng)用最廣泛的器件之一，其在信號(hào)的運(yùn)算（如加、減、乘、除、微分、積分、指數(shù)、對(duì)數(shù)等）、信號(hào)的產(chǎn)生、有源濾波、波形變換、電源穩(wěn)壓、數(shù)模轉(zhuǎn)換、模數(shù)轉(zhuǎn)換等方面都有廣泛的應(yīng)用。表征集成運(yùn)放的參數(shù)很多，如輸入失調(diào)電壓、輸入失調(diào)電流、輸入電阻、開(kāi)環(huán)增益、帶寬（有時(shí)用增益帶寬積表示）、輸出電阻、轉(zhuǎn)換速率SR（也稱壓擺率）等。在模擬通道設(shè)計(jì)時(shí)，選擇運(yùn)算放大器主要考慮集成運(yùn)放芯片的電源電壓范圍、帶寬、輸出電壓范圍、壓擺率SR、功耗和諧波失真。其中壓擺率SR是一個(gè)非常重要的參數(shù)，它是指運(yùn)放在額定負(fù)載及輸入大信號(hào)時(shí)，輸出電壓上升段或者下降段斜率所能達(dá)到的最大值。SR反映了運(yùn)放的大信號(hào)瞬態(tài)特性。對(duì)于在運(yùn)放帶寬內(nèi)的任意波形輸入信號(hào)，如果其最大變化率小于運(yùn)放的壓擺率，那么運(yùn)放就能無(wú)失真的輸出相應(yīng)的波形。以正弦波信號(hào)為例，要得到無(wú)失真的最大輸出電壓，對(duì)于正弦波的限制是： 式(37)在本設(shè)計(jì)中，由于正弦波的輸出頻率是：~50MHz，輸出信號(hào)最大幅度為3V。我們選用的運(yùn)放是高速電流反饋運(yùn)放AD8009[18]。增益為10時(shí)小信號(hào)帶寬為350MHz，大信號(hào)帶寬為320MHz，另外具有5500V/us的壓擺率，增益為10時(shí)建立為25ns，能采用+5V到177。5V電源，在這里我們選用的是177。5V電源。 放大電路 這是一個(gè)同相放大電路，放大倍數(shù)為，通過(guò)調(diào)整可調(diào)電阻的電阻值，就可以改變放大器的放大倍數(shù)。（2）衰減電路 所設(shè)計(jì)的衰減電路是通過(guò)電阻分壓網(wǎng)絡(luò)來(lái)實(shí)現(xiàn)的。 衰減電路本文采用的是二級(jí)分壓網(wǎng)絡(luò)，整個(gè)衰減電路的衰減倍數(shù)為： 式(38)通過(guò)調(diào)節(jié)和的阻值，就能實(shí)現(xiàn)不同的