【正文】 江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文）31結(jié)論 各項指標(biāo)參數(shù)1） 最低輸出頻率： ，HzMHzSffNCO ?????本設(shè)計取最低輸出頻率為 1Hz；2）最高輸出頻率： ；3）頻率分辨率： ，???在實際應(yīng)用中為了方便調(diào)節(jié)和計算，頻率分辨率往往取個整值。本設(shè)計設(shè)定的頻率步進(jìn)值為 1Hz；4）信號輸出最小峰峰值為：Vpp=5mV ；5） 信號輸出最大峰峰值為：Vpp=5V；6）輸出信號類型為：正弦波、方波、三角波、鋸齒波、任意波；實驗結(jié)果表明，本方案中的基于 DDS 技術(shù)的任意波形發(fā)生器的設(shè)計是成功的。而通過自行選用和設(shè)計合適的儀器外殼，我也完成了如圖 6－1 所示的實物成果。其中手持控制終端使用的是鋰電池，可通過 USB 對其進(jìn)行充電；發(fā)生器為 220V 市電接入。江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文）32圖 6－1： 實物成果除了以上的基本指標(biāo)參數(shù)之外，還成功的完成了上位機(jī)和手持控制終端對發(fā)生器的控制和任意波形數(shù)據(jù)傳輸?shù)臏y試。 資源利用情況經(jīng)過合理的設(shè)計，在資源利用情況，同樣獲得了一個不錯的結(jié)果。FPGA 上宏單元資源的利用率不到 5%，符合低成本的設(shè)計概念。而手持式控制終端可以作為任意波形發(fā)生器的選配設(shè)備，同樣它的資源利用率也不到 20%，完全可以用同系列芯片中較低價格的型號替代。圖 6－2 FPGA 資源利用情況 存在的問題雖然最終的設(shè)計成果各項參數(shù)指標(biāo)均已符合任務(wù)書要求，但作品還存在一些需要改進(jìn)的地方。例如設(shè)計中所采用的 DAC 轉(zhuǎn)換速率只有 100MSPS，雖然理論上達(dá)到了要求，但實際使用中，如果 DAC 轉(zhuǎn)換速率達(dá)到 80MSPS，輸出信號就會產(chǎn)生較大的失真。頻譜輸入諧波的方法未完善，目前還無法有效的進(jìn)行頻域到時變換的波形輸出。因為經(jīng)費(fèi)不夠和時間不足，所用模塊的 PCB 板也沒有經(jīng)過專門的廠家打樣，而是在實驗板上焊接和用杜邦線連接。在一定程度上，會影響到 DAC 模塊的實際最大轉(zhuǎn)換速率和濾波模塊的濾波效果。江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文）33致 謝一個畢業(yè)設(shè)計的完成，見證的是一個人的成長過程。在這個過程中有對我們給予直接幫助老師和同學(xué)，還有一些默默的在我們身后一直支持的親人們。所以：在此把我的成果獻(xiàn)給我千里之外的父母，是他們的辛勞給予了我學(xué)習(xí)的機(jī)會。我今天所有成功的喜悅都離不開他們揮灑的每滴汗水。并感謝陳迅、李紹鵬、王寶忠這幾位老師在我學(xué)習(xí)過程中給予我的幫助和啟迪，從他們身上我學(xué)到許多書本之外的知識。同樣感謝那些在四年大學(xué)學(xué)習(xí)生活中幫助過我鼓勵過我的同學(xué)和老師。江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文）34參 考 文 獻(xiàn)[1] 蔣煥文，孫繼 . 電子測量[M]. 中國計量出版社，2022：148[2] 湯家華，王道德. 基于 FPGA 設(shè)計的采用 DDS 技術(shù)的任意波形發(fā)生器[J]. 電子測量技術(shù)， 2022，30(4) 129131[3] 胡升平，宋躍，余熾業(yè)，張志堅. 可視化多功能 DDS 任意信號源研制[J]. 東莞理工學(xué)院學(xué)報， 2022，14(1)：112115[4] 陳研，陳立群. 基于 DDS 的捷變頻綜的設(shè)計及其應(yīng)用[J]. 中國電子科學(xué)研究院學(xué)報， 2022，4：423429[5] 周丹，馮永新. 基于 FPGA 的 AWG 的設(shè)計與實現(xiàn)[J]. 沈陽理工大學(xué)學(xué)報， 2022，27(1)： 4245[6] 周俊峰,陳濤. 基于 FPGA 的直接數(shù)字頻率合成器的設(shè)計與實現(xiàn)[J]. 電子技術(shù)應(yīng)用,2022,28(12) : 7475[7] Liu Xiaodong, Shi Yanyan, Li Shubo. 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RES240MHz+5VC? 100pFC?100pFC?100pFC?100pFC?100pFC?100pFC?100pFC? 100pFC?100pFC?100pFC?100pFC?100pFDGNDIO1IO2IO3IO4IO5IO6VCCIO17IO8GND9IO10IO11IO12IO13IO14IO15TDO16TMS17TCK18TDI19DATA020DCLK21nCE22CLK023CLK124GND25nCONFIG26CLK227CLK328VCCIO129IO30IO31VCCINT32IO33IO34IO35GND36IO37GND38IO39IO40IO41VCCIO142IO43IO44IO45IO46IO47IO48GND49GND_PLL150VCCD_PLL151GND_PLL152VCCA_PLL1 53GNDA_PLL1 54GND 55IO 56IO 57IO 58IO 59IO 60IO 61VCCIO4 62IO 63IO 64GND 65VCCINT 66IO 67IO 68IO 69IO 70VCCIO4 71IO 72GND 73IO 74IO 75IO 76IO 77GND 78VCCINT 79IO 80IO 81IO 82VCCIO4 83IO 84GND 85IO 86IO 87IO 88IO 89IO 90VCCIO4 91IO 92GND 93IO 94IO 95IO 96IO 97VCCIO4 98IO 99GND 100IO 101IO 102IO 103IO 104IO105IO106IO107IO108VCCIO3109IO110GND111IO112IO113IO114IO115IO116IO117IO118GND119VCCINT120nSTATUS121VCCIO3122CONF_DONE123GND124MSEL1125MSEL0126IO127IO128CLK7129CLK6130CLK5131CLK4132IO133IO134IO135VCCIO3136IO137IO138IO139GND140IO141IO142IO143IO144IO145IO146IO147VCCIO3148IO149IO150IO151IO152GND153GND_PLL2154VCCD_PLL2155GND_PLL2156VCCA_PLL2157 GNDA_PLL2158 GND159 IO160 IO161IO162 IO163 IO164 IO165 VCCIO2166GND167 IO168 IO169 IO170 IO171VCCIO2172 IO173 GND174 IO175 IO176GND177 VCCINT178 IO179 IO180 IO181IO182 VCCIO2183 GND184 IO185 GND186IO187 IO188 IO189 VCCINT190 IO191IO192 IO193 VCCIO2194 IO195 GND196IO197 IO198 IO199 IO200 IO201VCCIO2202 IO203 GND204 IO205 IO206IO207 IO208EP2C8Q208C8C? EP2C8Q208C8圖 3 波形發(fā)生器 FPGA 核心板部分原理圖江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文）2123456ABCD654321D C B ATitleNumberRevisionSize BDate:1Jun2022 Sheet of File:E:\業(yè)業(yè)業(yè)業(yè)業(yè)業(yè)\PCB\AWG\AWG_MaDrawn By:12 34 5678 910 11121314 1516 17181920 2122 23242526 2728 29303132 3334 35363738 3940JP1HEADER 20X2DIN2_9DIN2_8 DIN2_7DIN2_6 DIN2_5DIN2_4DIN2_3DIN2_2 DIN2_0 DIN2_1GNDGNDSCLK2DIN1_9 DIN1_8 DIN1_6DIN1_7 DIN1_5DIN2_4 DIN1_2DIN1_3 DIN1_1 DIN1_0SCLK1DOUT1 DOUT3 DOUT2 DOUT4 DOUT6DOUT5DOUT7 DOUT8D91D82D73D64D55D46D37D28D19D010NC11NC12NC13NC14SLEEP15EXTLO16EXTLO17BIASJ18COMP119AGND20IOUT221IOUT122COMP223AVDD24MODE25DGND26DVDD27CLK28U1 THS5651LTSCLK3+12V 12VC6103C7103+12V12VSC