【正文】 6) 進入Chipscope主頁面，單擊邊界掃描 鍵，對開發(fā)板進行掃描， 圖 7) 單擊OK 8) 單擊 開始捕獲 ，即可得到如圖 圖 第5章 基于PLB總線接口的用戶IP的開發(fā)由于PLB接口總線協(xié)議非常復雜，為了讓用戶更方便地開發(fā)，xilinx為用戶專門設計了一套可以用工具生成的接口協(xié)議，稱作plbv46_slave_single。它在用戶IP核和PLB 。 Bus上用于 slave運轉的版本。plbv46_slave_single不支持DMA和IP Master 服務。第1節(jié) PLB總線和IPIF簡介 PLB介紹 由于PLB接口總線協(xié)議非常復雜，為了讓用戶更方便地開發(fā)，xilinx為用戶專門設計了一套可以用工具生成的接口協(xié)議，稱作plbv46_slave_single。它在用戶IP核和PLB 。 Bus上用于 slave運轉的版本。plbv46_slave_single不支持DMA和IP Master 服務。特點 與Xilinx PLB 的32位，64位和128位PLB兼容。 支持由32位，64位，128位Masters的存取。 支持32位slave配置。 支持單拍讀寫8位，16位，32位數(shù)據(jù)傳輸。 支持低延時PLB點到點拓撲結構。 功能描述 plbv46_slave_single被設計用于讓用戶便捷的在IBM PLB Bus和用戶IP核之間執(zhí)行輕量的交互。這個slave服務使得用戶能在不同地址范圍內提供地址譯碼，從而配置多個用戶IP的接口接到PLB Bus上。plbv46_slave_single也可以被優(yōu)化成節(jié)省FPGA資源，減小延時的點到點連接的設計。 該設計的基礎元素是Slave Attachment。這個結構提供了slave運行的基礎功能。它在PLB總線和IPIC之間執(zhí)行協(xié)議和時序的轉換。圖 PLBV46_SLAVE_SINGLE 結構圖 IPIF簡介 Xilinx用戶IP的文件結構： Simmodels目錄下是仿真模型，hdl是HDL源文件，Data目錄下是相關的描述文件，netlist存放的是相關的網表。其中data目錄包含以下幾個文件： MPD文件 MPD文件（Microprocessor Peripheral Definition）定義了嵌入式系統(tǒng)外圍設備的接口，它具有如下特性: o 列出各個端口和總線接口的初始連接； o 列出各參數(shù)和初始值； o 任何一個MPD文件的參數(shù)都可以在MHS文件中，使用相應的文本命令行修改并且覆蓋。 MPD 文件句法 1. 定義： MPD文件的參數(shù)或者信號必須是符合HDL(VHDL或者 Verilog)語法要求的。VHDL 和 Verilog 都有其特定的命名規(guī)則。 MPD文件提供了外圍設備的各種信息，您可以此文件中為VHDL或者Verilog配置各項參數(shù)。 例如： 您可以在MPD文件中插入注釋，注釋的方法為：（1）以井號 ()開頭； （2）加入注釋直到行末尾； （3）在一行中，注釋可以被加在任何位置。2. 格式： 使用下述格式作為元件定義: （1）BEGIN 加“元件名”，關鍵字BEGIN標志著一個新的外設的開始； （2）參數(shù)名 = 數(shù)值； （3）END； PAO文件 PAO文件 (Peripheral Analyze Order) 包含了為綜合而準備的一系列HDL文件，并且定義了編譯使用的分析指令。 此處主要說明如下幾部分內容: o PAO文件的格式o PAO文件實例 PAO文件格式 用戶使用如下格式: o ； 為后綴的文件專用于仿真；；Vlgincdir定義了 Verilog的相關信息。 o 庫名定義了包含此文件的庫。IP 的所有相關文件都必須使用該IP名作為其庫名。如果無版本信息，則默認使用最新庫；如果要求使用特定的版本，則庫名會給出附加的版本。例如，名字是第一種情況時，對版本 。 o 文件名指定了文件的名稱。文件名有一個可選的文件擴展名。如果文件擴展名被忽略，那么對VHDL來說，.vhd擴展名將被添加；對Verilog來說，.v擴展名將被添加。如果MPD文件指定OPTION HDL=BOTH，那么擴展名可能不會被指定。 o 文件名可以指定關鍵字來代替文件名稱。這導致所有來自被給出庫的文件涵蓋在內。如果你在參考PAO所屬的同一個庫時請不要用關鍵字。名字是第一種情況時任何一個用關鍵字的可參考的sublibrary都必須與一個有效的PAO文件連接。 o Hdllang指定了文件名的語言。適用的值是verilog和vhdl。當OPTION HDL=MIXED被使用時，Hdllang要指明。如果語言沒有被指定，OPTION HDL 值確定Hdllang的值。Hdllang不能被指定為OPTION HDL=BOTH。 如果所有的關鍵字都被用了，Hdllang就被忽略。此時由于這種特殊情況，sublibrary的PAO文件將決定包含在庫中的每個文件的語言。 BBD文件BBD文件(Black Box Definition) 主要用于管理您外圍設計中不可見部分（blackbox sections）的硬件優(yōu)化網表文件位置。 BBD 例子： o File Selection Without Options 下面是個file selection without options的例子。NGC網表被復制到執(zhí)行目錄下而不用管設置在核中的指定選項。 FILES o Multiple File Selections Without Options下面是個multiple file selections without options的例子。這批NGC網表被復制到執(zhí)行目錄下而不用管設置在核中的指定選項。 FILES , , o File Selection With Options 下面是個file selection with options的例子。指定的EDIF網表根據(jù)在核中設置的C_FAMILY and C_BUS_CONFIG參數(shù)被復制到執(zhí)行目錄下。 C_FAMILY C_BUS_CONFIG FILES Virtex 1 Virtex/ Virtex 2Virtex/ spartan2 1Virtex/ spartan2 2 Virtex/ Virtexe1 Virtex/ Virtexe 2 Virtex/ spartan2e1 Virtex/ spartan2e 2 Virtex/ Virtex2 1Virtex2/ Virtex2 2 Virtex2/ Virtex2p 1 Virtex2/ Virtex2p 2 Virtex2/ o File Selection With Common Repository Library 下面是個file selection with a mon repository library的例子。下面的例子舉例說明了從ddr_v1_00_b 。 C_FAMILY FILES Virtex2 ddr_v1_00_b: Virtex2p ddr_v1_00_b: 第2 節(jié) 用向導建立一個用戶IP建立新工程并加載用戶IP 1. 首先，打開XPS，按照上一章的方法建立一個新工程。本例程將其命名為PWM。2. 然后選擇Hardware → Create or Import Peripheral, 產生用戶IP的向導 3. 單擊NEXT， Peripheral Flow 4. 選擇Create templates for a new peripheral，單擊NEXT。在name后的文本框中輸入所加入用戶IP的名稱，本例程將其命名為pwm，并且在版本選擇（Major Revision）處設置為1，然后一路單擊NEXT， Name and Version User Software Register 5. 在右側將寄存器數(shù)目設置為4個，單擊NEXT，,在右側的三個選項中選擇后兩個（VERILOG使用者需要選擇第一個）。 Peripheral Implementation Support 6. 一路單擊NEXT，說明已經成功建立，并加載了用戶IP。 創(chuàng)建成功 第3節(jié) 在用戶IP中添加自己的功能代碼實現(xiàn)PWM功能在用戶IP中添加自己的功能代碼實現(xiàn)PWM功能 Step1在項目的根目錄下。 源文件目錄 ，并編輯修改。本例程做出如下修改： （1），搜索user， ports added here 的插入處。書寫pwm_port: out std_logic。 。 （2）再次搜索user， ports mapped here插入處。插入語句pwm_port=pwm_port， 。圖 （3）保存后關閉此文件。先按照前述的方法搜索user, : out std_logic。 。然后搜索slv_reg2，使用符號將該語句屏蔽。 屏蔽語句 （4）搜索“0010”，找到下圖所示的when“0010”=分支，使用符號將分支的所有語句全部屏蔽，并添加null。 語句，具體如下圖所示。 屏蔽0010分支，添加null （5）跳至文件結尾處。 添加如圖的語句內容 添加如圖的語句內容 （6）保存后關閉該文件。Step3重新加載文件如工程 （1）再次使用Hardware → Create or Import Peripheral, 并單擊NEXT， 選擇Import existing peripheral項，單擊NEXT （2）再次輸入名稱pwm，并且在版本選擇（Major Revision）處設置為1，單擊NEXT。，選擇YES （3），選中第一項HDL source files,單擊NEXT （4），選中第二項Use existing Peripheral Analysis Order files(*pao), Browse到相應的目錄下，單擊打開，然后單擊NEXT （5），單擊NEXT （6），選中左側第二項PLBV46 Slave(SPLB)選項，然后單擊NEXT （7）一路單擊NEXT，將已經選擇的Select and configure interrupts取消選擇，單擊NEXT。 （8） ，單擊FINISH。 Step4加載用戶IP （1），在IP Catalog 選項中展開Project Local pcores, 雙擊PWM添加用戶IP，然后在右側的窗口中選擇Bus Interfaces選項，展開pwm_0,并將其連接到PLB總線。 （2）在Ports選項內連接用戶IP到外部端口，具體方法詳見上一章用戶IP使用方法。（3）在Address選項中單擊Generate address選項，產生地址。 （1）執(zhí)行Hardware →Generate Netlist產生了電路網表；（2）執(zhí)行Hardware → Generate Bitstream生成bit文件。，完成設計管腳分配。 在右側Project Files的展開項中雙擊UCF File,可以打開如下圖所示的窗口，并編輯管腳位置等信息。 第4節(jié) 在硬件上驗證在硬件上驗證 編寫相關軟件或者直接下載設計并調試（Debug） 此處，用戶可根據(jù)個人需求編寫相應的C程序，也可以按照上一章的方法，在連接開發(fā)板，并且上電、開通以后，執(zhí)行Devi