【正文】 行數(shù)據(jù)線。 圖 超級終端設(shè)置（一） 選擇Com4對于Com的選擇應(yīng)當和您計算機上的對應(yīng)串口。 圖 超級終端設(shè)置（二）連接開發(fā)板電源 打開電源開關(guān)選擇Device Configuration→Download Bitstream或者單擊圖標在超級終端窗口觀察輸出信息。另外，當輸出用戶無法識別的符號時，可能是對應(yīng)的ASCII碼，或者波特率不正確，也可能需要保存文本。GDB通過MDM和Xilinx Microprocessor Debug (XMD) 與 MicroBlaze 核相連。XMD被用于與MicroBlaze以及PowerPC的GDB(mbgdb amp。Mbgdb 和 powerpceabigdb通過用遠程TCP協(xié)議與XMD通訊并控制相應(yīng)目標。 按照下列步驟來調(diào)試設(shè)計： 使用XMD (1) 在XPS中，選擇 Debug → XMD Debug Options。對MicroBlaze有三種連接方式： Hardware –XMD能夠與在硬件上的MDM外圍相連 (2) 確認Hardware被選擇。 選擇Debug → Launch XMD。（如果初始地址為0x84020000，則為0x84020004） 圖 XMD命令 圖 HyperTerminal顯示‘a(chǎn)’字符 圖 、圖 ：XMD UART Lite Register 輸出命令 (4) 在XMD%后打入命令：mrd 0x84020000，來查看當前RS232的輸出值，可以看到為0x0。圖 XMD UART Lite Register讀入命令（二） ,選擇希望操作的地址進行操作。GDB中，選擇File → Target Settings 來顯示目標選擇對話框，見圖 點擊OK。C代碼是可見的，因為用于調(diào)試(g option) 的Create symbols在piler options中被選成default。 在XPS的Applications窗口下，雙擊工程: TestApp_Memory。 點擊OK。 選擇Run → Run 在主程序中會有個自動的斷點。 注意：在寄存器窗口默認值是以16進制顯示的,而在源窗口下是以10進制顯示的。這部分指導(dǎo)將描述必要的步驟來包含用戶IP核。2) 點擊Next。 默認情況下新的外設(shè)將被存在project_directory/pcores目錄下。 3) 單擊Next。見圖 。在 Create Peripheral – Bus Interface 對話框中，選擇PLB，這是新的外設(shè)將要連接的總線。Create Peripheral – IPIF Services 對話框能夠在幾種service中選擇。接下來選擇User logic S/W register項。 7) 點擊 Next。圖 Create Peripheral User S/W Register 8) 點擊Next。9) 點擊Next。BFM 仿真不在這次指導(dǎo)范圍內(nèi)。 10) 點擊Next。 12) 點擊Next 然后Finish。新目錄包含以下： 圖 用戶目錄結(jié)構(gòu) 以下是在每個目錄下的文件的一些介紹： 它設(shè)定和例示了你在向?qū)е行枰南鄳?yīng)的IPIF單元，并把它連接到用于配置用戶邏輯的主體上。 o vhdl/ 這是用戶邏輯設(shè)計主體的實體樣本文檔，可支持VHDL或者Verilog語言。它提供一些示例代碼用于展示。 XPS接口文件 MB_tutorial\pcores\ my_ip_v1_00_a\data o o 該外設(shè)分析命令文檔（Peripheral Analysis Order file）定義了所有用來編譯你外設(shè)的HDL源文件的分析命令。 驅(qū)動源文件 MB_tutorial\drivers\ my_ip_v1_00_a\src: o 這是軟件驅(qū)程頭文件樣本。 o 這是軟件驅(qū)程源文件，用來定義所有的適用驅(qū)動程序功能。o makefile 這是用來編譯軟件驅(qū)程的驅(qū)程腳本。 （1） 。這次指導(dǎo)代碼將不會被修改。 （3） 為了讓XPS能加載新的用戶IP核到設(shè)計中去，pcores 目錄必須被重新掃描。當工程打開時XPS也會自動掃描pcores 目錄。 （4） 雙擊System Assembly View 中任意列出的IP能夠修改該特定IP。 總線接口過濾器Bus Interface filter: 當總線接口激活的時候，在System Assembly View 左邊的patch panel 被激活。 要添加外部端口，你需要激活該過濾器。 地址過濾器Addresses filter: 當展開IP時IP地址能顯示。 IP Catalog 標簽顯示所有可用于EDK工程的IP。 圖 插入IP （5） 當總線接口過濾器激活時，按下Connection Filter 按鈕并選擇所有。 高亮顯示slave PLB連接(SPLB) （6） 選擇No Connection下拉菜單并改成my_plb。 （8） 選擇地址過濾器來為一個新添的用戶IP外設(shè)定義一個地址。在這次指導(dǎo)中，將用工具來分配地址。 當?shù)刂繁懋a(chǎn)生成功時在控制窗口會有一個消息顯示。圖 為用戶IP分配地址第4節(jié) 用CHIPSCOPE對用戶IP進行調(diào)試 用CHIPSCOPE對用戶IP進行調(diào)試 在用戶工程中添加chipscope邏輯分析儀：1) 在左側(cè)窗口單擊IP Catalog選項→展開Debug列表→先雙擊Chipscope Integrated Controller，如圖 ，看到右側(cè)窗口添加了同名的IP核 圖 添加Chipscope Integrated Controller 2) 然后再雙擊Chipscope Integrated Logic Analyzer，看都右側(cè)窗口添加了同名的IP核。圖 添加Chipscope Integrated Analyzer 3) 單擊右側(cè)窗口Ports選項：展開chipscope_icon_0,并在列表的最下方信號右側(cè)的下拉列表中選擇chipscope_icon_0——control0；然后再展開chipscope_ila_0,在其列表的下方CHIPSCOPE_ILA_CONTROL 的右側(cè)下拉列表中選擇chipscope_ila_0_CHIPSCOPE_ILA_CONTROL，在CLK 右側(cè)下拉列表中選擇系統(tǒng)時鐘sys_clk_s，再在TRIG0右側(cè)下拉列表中選擇fpga_0_LEDs_8Bit_GPIO_d_out，完成設(shè)置，如圖 。另外一個ICON上最多可以連接16個ILA或者IBA。所以先在左側(cè)Application 對話框中右單擊添加source,并使用C語言編寫相關(guān)程序后。 圖 C語言代碼 提示：編寫C程序時我們調(diào)用了相關(guān)底層函數(shù)XIo_Out32(XPAR_LEDS_8BIT_BASEADDR,i),它是microblaze對應(yīng)的底層輸出函數(shù)（還有XIo_In32(XPAR_LEDS_8BIT_BASEADDR,i)，microblaze對應(yīng)的底層輸入函數(shù)）,在用戶了解外設(shè)端口地址時，完全可以調(diào)用該函數(shù)對外設(shè)進行驅(qū)動。另外，各種microblaze對應(yīng)的函數(shù)均可以在工程對應(yīng)目錄下microblaze_0文件夾中的include子文件夾中找到。6) 進入Chipscope主頁面，單擊邊界掃描 鍵，對開發(fā)板進行掃描， 圖它在用戶IP核和PLB 。plbv46_slave_single不支持DMA和IP Master 服務(wù)。它在用戶IP核和PLB 。plbv46_slave_single不支持DMA和IP Master 服務(wù)。 與Xilinx PLB 的32位，64位和128位PLB兼容。 支持由32位，64位，128位Masters的存取。 支持32位slave配置。 支持單拍讀寫8位，16位，32位數(shù)據(jù)傳輸。 支持低延時PLB點到點拓撲結(jié)構(gòu)。這個slave服務(wù)使得用戶能在不同地址范圍內(nèi)提供地址譯碼，從而配置多個用戶IP的接口接到PLB Bus上。 該設(shè)計的基礎(chǔ)元素是Slave Attachment。它在PLB總線和IPIC之間執(zhí)行協(xié)議和時序的轉(zhuǎn)換。其中data目錄包含以下幾個文件： MPD文件 MPD文件（Microprocessor Peripheral Definition）定義了嵌入式系統(tǒng)外圍設(shè)備的接口，它具有如下特性: o 列出各個端口和總線接口的初始連接； o 列出各參數(shù)和初始值； o 任何一個MPD文件的參數(shù)都可以在MHS文件中，使用相應(yīng)的文本命令行修改并且覆蓋。VHDL 和 Verilog 都有其特定的命名規(guī)則。 例如： 您可以在MPD文件中插入注釋，注釋的方法為：（1）以井號 ()開頭； （2）加入注釋直到行末尾； （3）在一行中，注釋可以被加在任何位置。PAO文件 PAO文件 (Peripheral Analyze Order) 包含了為綜合而準備的一系列HDL文件，并且定義了編譯使用的分析指令。PAO文件的格式o PAO文件實例 PAO文件格式 用戶使用如下格式: o ； 為后綴的文件專用于仿真；；Vlgincdir定義了 Verilog的相關(guān)信息。IP 的所有相關(guān)文件都必須使用該IP名作為其庫名。例如，名字是第一種情況時，對版本 。文件名有一個可選的文件擴展名。如果MPD文件指定OPTION HDL=BOTH，那么擴展名可能不會被指定。這導(dǎo)致所有來自被給出庫的文件涵蓋在內(nèi)。名字是第一種情況時任何一個用關(guān)鍵字的可參考的sublibrary都必須與一個有效的PAO文件連接。適用的值是verilog和vhdl。如果語言沒有被指定，OPTION HDL 值確定Hdllang的值。 如果所有的關(guān)鍵字都被用了，Hdllang就被忽略。 BBD 例子： o File Selection Without Options 下面是個file selection without options的例子。 FILES o Multiple File Selections Without Options下面是個multiple file selections without options的例子。 FILES , , o File Selection With Options 下面是個file selection with options的例子。 C_FAMILY C_BUS_CONFIG FILES Virtex 2 Virtex/ Virtexe Virtex/ Virtexe 21 Virtex/ spartan2e 2 Virtex/ Virtex2Virtex2/ Virtex2 1 2下面的例子舉例說明了從ddr_v1_00_b 。本例程將其命名為PWM。在name后的文本框中輸入所加入用戶IP的名稱，本例程將其命名為pwm，并且在版本選擇（Major Revision）處設(shè)置為1，然后一路單擊NEXT， Name and Version User Software Register 5. 在右側(cè)將寄存器數(shù)目設(shè)置為4個，單擊NEXT，,在右側(cè)的三個選項中選擇后兩個（VERILOG使用者需要選擇第一個）。 創(chuàng)建成功 第3節(jié) 在用戶IP中添加自己的功能代碼實現(xiàn)PWM功能在用戶IP中添加自己的功能代碼實現(xiàn)PWM功能 Step1在項目的根目錄下。本例程做出如下修改： （1），搜索user， ports added here 的插入處。 。插入語句pwm_port=pwm_port， 。先按照前述的方法搜索user, : out std_logic。然后搜索slv_reg2，使用符號將該語句屏蔽。 語句，具體如下圖所示。 添加如圖的語句內(nèi)容 添加如圖的語句內(nèi)容 （6）保存后關(guān)閉該文件。選擇YES （3），選中第一項HDL source files,單擊NEXT （4），選中第二項Use existing Peripheral Analysis Order files(*pao), Browse到相應(yīng)的目錄下，單擊打開，然后單擊NEXT （5），單擊NEXT （6），選中左側(cè)第二項PLBV46 Slave(SPLB)選項，然后單擊NEXT （7）一路單擊NEXT，將已經(jīng)選擇的Select and configure interrupts取消選擇，單擊NEXT。 Step4加載用戶IP （1），在IP Catalog 選項中展開Project Local pcores, 雙擊PWM添加用戶IP，然后在右側(cè)的窗口中選擇Bus Interfaces選項，展開pwm_0,并將其連接到PLB總線。（3）在Address選項中單擊Generate address選項，產(chǎn)生地址。，完成設(shè)計管腳分配。 第4節(jié) 在硬件上驗證在硬件上驗證 編寫相關(guān)軟件或者直接下載設(shè)計并調(diào)試（Debug） 此處，用戶可根據(jù)個人需求編寫相應(yīng)的C程序，也可以按照上一章的方法，在連接開發(fā)板，并且上電、開通以后，執(zhí)行Devic