基于verilog的數(shù)字秒表的設(shè)計(jì)實(shí)現(xiàn)-資料下載頁(yè)
2024-11-07 08:37本頁(yè)面
【導(dǎo)讀】分頻器、數(shù)據(jù)選擇器、和顯示譯碼器等組成。在整個(gè)秒表中最關(guān)鍵的是如何獲得。零信號(hào)，以便秒表能隨意停止、啟動(dòng)以及清零復(fù)位。外兩個(gè)為間隔符，顯示‘-’。8個(gè)計(jì)數(shù)器的輸出全都為BCD碼輸出，這樣便與同。由頻率信號(hào)輸出端輸出頻率為100HZ的時(shí)鐘信號(hào)，輸入到。塊加1；以此類推。直到分模塊計(jì)數(shù)到59進(jìn)59。信號(hào)，key-flag作為啟動(dòng)/暫停的轉(zhuǎn)換標(biāo)志，key-inner[0]出現(xiàn)一個(gè)下降沿時(shí)，key-flag. 、定義18位寄存器count用于存放分頻和掃描用的計(jì)數(shù)值。利用一塊芯片完成除時(shí)鐘源，按鍵和顯示器之外的所有數(shù)字電路功能。有數(shù)字邏輯功能都在CPLD器件上用Verilog語言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小，消抖、分頻、數(shù)碼管動(dòng)態(tài)掃描、顯示（譯碼）和計(jì)數(shù)流水線的設(shè)計(jì)方法。
【正文】 1。 if(hour[11:8] == 439。ha) begin hour[11:8] = 439。h0。 hour[15:12] = hour[15:12] + 1。 if(hour[15:12] == 439。h6) begin hour[15:12] = 439。h0。 hour[19:16] = hour[19:16] + 1。 if(hour[19:16] == 439。ha) begin hour[19:16] = 439。h0。 hour[23:20] = hour[23:20] + 1。 end if(hour[23:20] == 439。h6) hour[23:20] = 439。h0。 end end end end end end endmodule 計(jì)數(shù)時(shí)的仿真波形 清零時(shí)的仿真波形 暫停時(shí)的仿真波形 六、 硬件實(shí)現(xiàn) 用 ISE 軟件對(duì)程序進(jìn)行編譯，并下載到硬件 FPGA 板子上進(jìn)行硬件實(shí)現(xiàn)。板子上 6 個(gè)計(jì)數(shù)器與百分之一秒、十分之一秒、秒、十秒、分、十分相對(duì)應(yīng)，并且開始 00’ 00” 00 ~ 59’ 59” 99 的計(jì)數(shù)，用兩個(gè)數(shù)碼管顯示“ ”用于分與十秒的間隔， 十分之一秒與秒的間隔。 Run/stop和 Reset功能鍵由 FPGA板子上的開關(guān)欄的 key[0]和 key[1]代替。按一下 key[0]鍵，數(shù)碼管上的時(shí)間停止計(jì)時(shí)，然后 按下 key[1]鍵，數(shù)碼管上時(shí)間清零復(fù)位為 00’ 00” 00；接著再按一下 key[0]鍵，數(shù)碼管從新開始計(jì)時(shí)。 七、心得體會(huì) 剛開始寫程序時(shí)常因 Verilog HDL 語言的不熟悉，常出現(xiàn)綜合錯(cuò)誤的問題，但只要仔細(xì)檢查、并經(jīng)常使用該語言后，就會(huì)在很大程度上避免諸如語法錯(cuò)誤等非邏輯問題。在定義寄存器用于計(jì)數(shù)功能時(shí)，最好先賦初值。對(duì)于復(fù)雜的邏輯功能的電路實(shí)現(xiàn)，可以采用分模塊的方法，以便檢查程序的正誤，而對(duì)于功能較簡(jiǎn)單的電路設(shè)計(jì)，只需要一個(gè)模塊，從而避免在模塊間連接時(shí)出現(xiàn)錯(cuò)誤。對(duì)于需要存放的比較大數(shù)據(jù)，最好直 接采用整型，而不用定義寄存器，從而避免數(shù)據(jù)溢出。寫程序時(shí)應(yīng)該養(yǎng)成良好的書寫習(xí)慣，如在關(guān)鍵處加備注；定義變量、工程名、文件名時(shí)應(yīng)用能“望詞生義”的效果；嵌套程序應(yīng)對(duì)齊書寫等。
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