【正文】 s。 else co111=Vdd。 end default :begin co11=co1。 co22=co2。 end endcase end endmodule 鬧鐘模塊 ：module set_naozhong(co111,co222,set_HH,set_HL,set_MH,set_ML,co2)。 input co111,co222。 output [3:0]set_HH,set_HL,set_MH,set_ML。 supply1 Vdd。 output co2。 minute (co111,Vdd,set_MH,set_ML,co2)。hour (co222,Vdd,set_HH,set_HL)。 endmodule modulenaozhong (Alarm_ctr,_1HZ,set_HH,set_HL,set_MH,set_ML,HH24,HL24,MH24,ML24,nao_signal)。 input Alarm_ctr,_1HZ。 input [3:0] set_HH,set_HL,set_MH,set_ML。 input [3:0] HH24,HL24,MH24,ML24。 output nao_signal。 reg signal。 reg nao_signal。 reg [16:0] Q。 always@(posedge _1HZ)begin if((~signal)amp。amp。(Alarm_ctr))begin if((set_HH==HH24)amp。amp。(set_HL==HL24)amp。amp。(set_MH==MH24)amp。amp。(set_ML==ML24))signal=139。b1。 else signal=139。b0。end else if((signal)amp。amp。(Alarm_ctr))begin nao_signal=~nao_signal。 Q=Q+nao_signal。 if(Q=839。d720)begin Q=1639。b0。 signal=139。b0。end end else begin signal=139。b0。 nao_signal=139。b0。end end endmodule 12——24小時切換模塊：module hour12_24(HH24,HL24,HH12,HL12)。 input [3:0] HH24,HL24。 output [3:0] HH12,HL12。 reg [3:0] HH12,HL12。 reg flag。 always@(HH24 or HL24)begin if((HH24*10+HL24)=12) begin HH12=HH24。 HL12=HL24。 end else if(((HH24*10+HL24)=13)amp。amp。((HH24*10+HL24)=19)) begin HH12=439。d0。 HL12=HL24439。d2。 end else if(((HH24*10+HL24)=19)amp。amp。((HH24*10+HL24)=21)) begin HH12=439。d0。 HL12=HL24+439。d8。 end else begin HH12=HH24439。d1。 HL12=HL24439。d2。 end end endmodule 整點(diǎn)報(bào)時模塊：module boshi(HH,HL,MH,ML,SH,SL,_500ms,bao_signal)。 input[3:0] HH,HL,MH,ML,SH,SL。 input _500ms。 output bao_signal。 reg bao_signal。 reg [7:0]Q1,Q2。 reg bao。 always@(posedge _500ms)begin if(((SH*10+SL)==839。d59)amp。amp。((MH*10+ML)==839。d59))begin Q1=739。b0。 bao=139。b1。end else if((Q110*HH+HL)amp。amp。(bao)) begin bao_signal=~bao_signal。 Q1=Q1+bao_signal。 end else if(Q1==(10*HH+HL)) bao=139。b0。 else begin bao_signal=139。b0。 end end endmodule 顯示模塊：module SEG7_LUT(oSEG1,iDIG)。 input[3:0]iDIG。 output[7:0]oSEG1。 reg[7:0]oSEG。 wire [7:0]oSEG1。 always @(iDIG) begincase(iDIG) 439。h0: oSEG = 839。b00111111。439。h1: oSEG = 839。b00000110。 439。h2: oSEG = 839。b01011011。 439。h3: oSEG = 839。b01001111。 439。h4: oSEG = 839。b01100110。439。h5: oSEG = 839。b01101101。439。h6: oSEG = 839。b01111101。 439。h7: oSEG = 839。b00000111。439。h8: oSEG = 839。b01111111。439。h9: oSEG = 839。b01101111。 439。ha: oSEG = 839。b01110111。439。hb: oSEG = 839。b01111100。 439。hc: oSEG = 839。b00111001。439。hd: oSEG = 839。b01011110。439。he: oSEG = 839。b01111001。439。hf: oSEG = 839。b01110001。endcase end assign oSEG1=~oSEG。endmodulemodule display_LED(s_out,s_int)。input[3:0]s_int。output[3:0]s_out。reg[3:0]s_out。wire [3:0]s_out1。 always @(s_int) begincase(s_int) 439。h0:s_out=439。b0000。 439。h1:s_out=439。b0001。 439。h2:s_out=439。b0010。 439。h3:s_out=439。b0011。439。h4:s_out=439。b0100。439。h5:s_out=439。b0101。439。h6:s_out=439。b0110。439。h7:s_out=439。b0111。439。h8:s_out=439。b1000。439。h9:s_out=439。b1001。endcase end assign s_out1=~s_out。endmodule