【文章內(nèi)容簡(jiǎn)介】 log HDL語(yǔ)言的編寫(xiě)中應(yīng)該注意不同的always語(yǔ)句塊不可以對(duì)同一個(gè)變量進(jìn)行操作，即一個(gè)變量不可以經(jīng)過(guò)兩個(gè)always語(yǔ)句塊操作。將對(duì)小時(shí)和分鐘調(diào)節(jié)信號(hào)的操作與計(jì)時(shí)放在同一個(gè)語(yǔ)句塊中，編譯通過(guò)。（3） 數(shù)碼管剛開(kāi)始時(shí)顯示于實(shí)際計(jì)數(shù)不一樣，主要是由譯碼錯(cuò)誤造成的原因。數(shù)碼管一開(kāi)始不變化，說(shuō)明計(jì)數(shù)沒(méi)有進(jìn)行，是由于分鐘的輸入脈沖信號(hào)錯(cuò)誤引起。心得體會(huì)這次的課程設(shè)計(jì)結(jié)束了，在這次的設(shè)計(jì)中我學(xué)會(huì)了很多東西。首先是對(duì)Verilog HDL語(yǔ)言的設(shè)計(jì)思想有了深入理解，將這種自頂向下的設(shè)計(jì)理念運(yùn)用于實(shí)踐中，設(shè)計(jì)多功能數(shù)字鐘，突出了Verilog HDL作為硬件描述語(yǔ)言的良好可讀性和可移植性，對(duì)上學(xué)期所學(xué)的而理論知識(shí)有了深刻的理解。其次是對(duì)Verilog HDL語(yǔ)言的語(yǔ)法熟悉，在這次的課程設(shè)計(jì)中，我學(xué)習(xí)到很多Verilog HDL語(yǔ)言的語(yǔ)法知識(shí)，比如在兩個(gè)不同的語(yǔ)句塊中不能對(duì)同一個(gè)變量進(jìn)行操作，比如在用Verilog HDL語(yǔ)言中編寫(xiě)程序時(shí)要注意begin和end語(yǔ)句的匹配問(wèn)題，在使用Verilog HDL語(yǔ)言時(shí)不可以使用中文注釋等等。對(duì)于這種語(yǔ)言的學(xué)習(xí)也有了很大的幫助。最后是設(shè)計(jì)作品時(shí)的設(shè)計(jì)邏輯和設(shè)計(jì)思想，在選擇不同的系統(tǒng)方案時(shí)要綜合考慮，選擇最優(yōu)方案。各個(gè)模塊的實(shí)現(xiàn)也要考慮綜合情況而制定出最符合實(shí)際情況的實(shí)現(xiàn)方案，方案間要進(jìn)行對(duì)比、實(shí)踐，最終確定。在這次的課程設(shè)計(jì)中我不僅學(xué)習(xí)到有關(guān)程序編寫(xiě)以及設(shè)計(jì)方面的邏輯思維，對(duì)系統(tǒng)功能的實(shí)現(xiàn)也有了較為深入的了解，對(duì)各模塊的調(diào)試等也學(xué)習(xí)到不少東西，總之，從這次設(shè)計(jì)中學(xué)到很多東西，也鞏固了我的理論學(xué)習(xí)。附代碼：總模塊：module clock(clk,reset,MODE,Alarm_ctr,BT2,H12_24,DSH,DSL,DMH,DML,DHH,DHL,dian,bao_signal,nao_signal)。 input clk。//50MHz input reset,MODE,Alarm_ctr,BT2,H12_24。//復(fù)位鍵，模式選擇按鈕，鬧鐘開(kāi)關(guān)檔，調(diào)節(jié)按 鈕 ，12—24小時(shí)切換檔 output [7:0]DMH,DML,DHH,DHL。 //4個(gè)數(shù)碼管顯示輸入信號(hào) output dian,bao_signal,nao_signal。 //時(shí)分間隔點(diǎn)，報(bào)時(shí)信號(hào),鬧鐘信號(hào) output [3:0]DSH,DSL。 //秒鐘輸出信號(hào) wire [3:0] SH,SL,MH,ML,HH,HL。 wire [3:0] LED_mode。 wire [3:0] HH12,HL12,HH24,HL24,MH24,ML24,SH24,SL24。 wire [3:0] set_HH,set_HL,set_MH,set_ML。 wire _1HZ,_10ms,_250ms,_500ms。 wire Keydone1。 wire Keydone2。 wire co1,co11,co111,co2,co22,co222,set_co2。 wire [3:0]mode_flag。 assign dian=139。b0。 devide_f u1(_1HZ,_10ms,_250ms,_500ms,reset,clk)。 //分頻，得到4種不同頻率的時(shí)鐘信號(hào)key_press u2(_10ms,MODE,Keydone1)。 //模式檔按鈕去抖動(dòng)key_press u20(_10ms,BT2,Keydone2)。 //調(diào)節(jié)按鈕去除抖動(dòng)mode u3(Keydone1,mode_flag)。 //通過(guò)模式按鈕產(chǎn)生不同模式second u4(_1HZ,reset,mode_flag,Keydone2,SH24,SL24,co1)。 //秒計(jì)時(shí)minute u5(co11,reset,MH24,ML24,co2)。 //分計(jì)時(shí)hour u6(co22,reset,HH24,HL24)。 //小時(shí)計(jì)時(shí) SEG7_LUT u7(DML,ML)。 //4個(gè)數(shù)碼管顯示SEG7_LUT u8(DMH,MH)。SEG7_LUT u9(DHL,HL)。SEG7_LUT u10(DHH,HH)。display_LED u11(DSL,SL)。 //LED燈顯示秒或模式燈display_LED u12(DSH,SH)。mode_choose u13(mode_flag,Keydone2,_250ms,co1,co2,set_co2,co11,co22,co111,co222)。 //選擇模式進(jìn)行不同操作 hour12_24 u14(HH24,HL24,HH12,HL12)。 //1224小時(shí)切換boshi u15(HH,HL,MH,ML,SH,SL,_1HZ,bao_signal)。 //整點(diǎn)報(bào)時(shí)set_naozhong u16(co111,co222,set_HH,set_HL,set_MH,set_ML,set_co2)。 //設(shè)置鬧鐘時(shí)間Naozhong u17(Alarm_ctr,_500ms,set_HH,set_HL,set_MH,set_ML,HH24,HL24,MH24,ML24,nao_signal)。 //任意鬧鐘響應(yīng)LUT_mode u18(mode_flag,H12_24,HH12,HL12,HH24,HL24,MH24,ML24,set_HH,set_HL,set_MH,set_ML,MH,ML,HH,HL)。//通過(guò)模式選擇數(shù)碼管顯示 LED_mode u19(mode_flag,SH24,SL24,SH,SL)。 模式選擇LED燈顯示Endmodule分頻模塊：module devide_f(_1HZ,_10ms,_250ms,_500ms,nCR,_50MHZ)。 input _50MHZ,nCR。 output _1HZ,_10ms,_250ms,_500ms。 reg _1HZ,_10ms,_250ms,_500ms。 reg[31:0]Q1,Q2,Q3,Q4。 always@(posedge _50MHZ or negedge nCR)begin if(~nCR) begin Q1=3239。d0。 Q2=3239。d0。 Q3=3239。d0。 Q4=3239。d0。 end else if(Q1=3239。d24999999) begin Q1=3239。d0。 _1HZ=~_1HZ。 end else if(Q2=3239。d249999) begin Q2=3239。d0。 _10ms=~_10ms。 end else if(Q4=3239。d6299999) begin Q4=3239。d0。 _250ms=~_250ms。 end else if(Q3=3239。d12499999) begin Q3=3239。d0。 _500ms=~_500ms。 end else begin Q1=Q1+139。d1。 Q2=Q2+139。d1。 Q3=Q3+139。d1。 Q4=Q4+139。d1。 end end endmodule計(jì)時(shí)模塊：module second(cp,reset,mode_flag,BT2,SH,SL,co)。input cp,reset,BT2。input[3:0]mode_flag。output co=139。b0。reg co。output [3:0]SL,SH。reg[3:0]SH,SL。reg[7:0]t。always@(posedge cp or negedge reset )beginif(!reset) begin SL=439。b0。SH=439。b0。t=839。b0。endelse if((mode_flag==439。b0010)amp。amp。(!BT2)) begin SL=439。b0。SH=439。b0。t=839。b0。endelse begin if(t==839。d59) begin t=839。d0。 SH=439。d0。 SL=439。d0。 co=139。b1。 end else begin co=139。b0。 t=t+839。d1。 SL=t%10。 SH=t/10。 end end end endmodule