基于verilog的數(shù)字秒表的設(shè)計實現(xiàn)-wenkub
2022-11-18 08:37:34 本頁面
【正文】 ]出現(xiàn)一個下降沿時， keyflag取反一次，當 keyflag 為 0 時計數(shù)器啟動， 1 時計數(shù)器暫停，當 keyflag 為 1 同時 keyinner[1]為 9 時，計數(shù)器清零。 8 個計數(shù)器的輸出全都為 BCD 碼輸出，這樣便與同顯示譯碼器連接。 基于 FPGA 數(shù)字秒表的設(shè)計實現(xiàn) 一、 測試要求 1 有源晶振頻率： 48MHZ 2 測試計時范圍： 00’ 00” 00 ~ 59’ 59” 99， 顯示的最長時間為 59 分 59 秒 3 數(shù)字秒表的計時精度是 10ms 4 顯示工作方式： a、 用八位 BCD 七段數(shù)碼管顯示讀數(shù) b、采用記憶顯示方 法 c、用兩個按鈕開關(guān)（一個按鈕使秒表復(fù)位，另一個按鈕 控制秒表的啟動 /暫停） 二、 設(shè)計要求 1 設(shè)計出符合設(shè)計要求的解決方案 2 設(shè)計出單元電路 3 利用軟件對各單元電路及整體電路進行仿真 4 在開發(fā)板上實現(xiàn)設(shè)計 5 撰寫設(shè)計報告 三、 秒表功能鍵 power：秒表電源鍵 Reset：秒表復(fù)位清零鍵 run/stop：秒表啟動 /停止鍵 四、 實驗原理 1 實驗設(shè)計原理 （ 1）、 秒表的邏輯結(jié)構(gòu)較簡單，它主要由十進制計數(shù)器、六進制計數(shù)器、分頻器、數(shù)據(jù)選擇器、和顯示譯碼器等組成。 （ 3）、可定義一個 24位二進制的寄存器 hour 用于存放 8個計數(shù)器的輸出，寄存器從高位到低位每連續(xù) 4 位為一組，分別存放 百分之一秒、十分之一秒、間隔符、秒、十秒、間隔符、分、十分。 （ 5）、定義 18 位寄存器 count 用于存放分頻和掃描用的計數(shù)值。這樣設(shè)計具有體積小，設(shè)計周期短，調(diào)試方便，故障率地和修改升級容易等特點，本設(shè)計采用依次進行消抖、分頻、數(shù)碼管動態(tài)掃描、顯示（譯碼）和計數(shù)流水線的設(shè)計方法。 //輸入頻率為 48MHZ 的時鐘 output[2:0] dig。 reg[7:0] seg。 //定義現(xiàn)在時刻寄存器
黨政相關(guān)相關(guān)推薦
鄂ICP備17016276號-1