【正文】 ed,low}=39。 70: {high,med,low}=39。 //中音5 68: {high,med,low}=39。 //發(fā)3個時鐘節(jié)拍 66: {high,med,low}=39。 64: {high,med,low}=39。 62: {high,med,low}=39。 60: {high,med,low}=39。 //持續(xù)8個時鐘節(jié)拍 58: {high,med,low}=39。 //中音1 56: {high,med,low}=39。 //低音5 54: {high,med,low}=39。 52: {high,med,low}=39。 50: {high,med,low}=39。 48: {high,med,low}=39。 46: {high,med,low}=39。 //低音6 44: {high,med,low}=39。 42: {high,med,low}=39。 40: {high,med,low}=39。 38: {high,med,low}=39。 //中音3 36: {high,med,low}=39。 34: {high,med,low}=39。 32: {high,med,low}=39。 30: {high,med,low}=39。 28: {high,med,low}=39。 //持續(xù)11個時鐘節(jié)拍 26: {high,med,low}=39。 //中音5 24: {high,med,low}=39。 //中音5 22: {high,med,low}=39。 //高音1 20: {high,med,low}=39。 //發(fā)3個時鐘節(jié)拍 18: {high,med,low}=39。 16: {high,med,low}=39。 //中音1 14: {high,med,low}=39。 //中音2 12: {high,med,low}=39。 //發(fā)3個時鐘節(jié)拍 10: {high,med,low}=39。 //低音6 8: {high,med,low}=39。 //發(fā)3個時鐘節(jié)拍 6: {high,med,low}=39。 4: {high,med,low}=39。 //持續(xù)4個時鐘節(jié)拍 2: {high,med,low}=39。 case(counter) //記譜 0: {high,med,low}=39。 //高音1 39。 //中音6 39。 //中音3 39。 //中音1 39。 //低音6 39。 //低音3 39。 else divider=divider+1。 //定義了1個10位寄存器reg speaker。 //定義一個輸出端口output[3:0] high,med,low。 endendmodule6） song模塊源代碼和頂層模塊如下：//音樂產(chǎn)生模塊module song(clk_6mhz,clk_4hz,speaker,high,med,low,k)。reg [21:0] t。 endendmodule5）12MHz分頻成1khz波形分頻器，源代碼和頂層模塊如下：//12mhz分成1khz的分頻模塊,提供給quma模塊module div_clk1khz(clk_12mhz,clk_1khz)。reg [21:0] t。 endendmodule 4）12MHz分頻成1mhz波形分頻器，源代碼和頂層模塊如下：//12mhz分成1mhz的分頻模塊,提供給quma模塊module div_clk1mhz(clk_12mhz,clk_1mhz)。reg [21:0] t。 endmodule 3）12MHz分頻成4Hz波形分頻器，源代碼和頂層模塊如下：//12mhz分成4hz的分頻模塊,提供給song模塊module div_clk4hz(clk_12mhz,clk_4hz)。output clk_6mhz。 // (48mhz/12mhz=4,t[4/21=1]）else begin t=0。output clk_12mhz。為了使演奏能循環(huán)進行，需另外設(shè)置一個時長計數(shù)器，當(dāng)樂曲演奏完成時，保證能自動從頭開始演奏。對于節(jié)拍較長的音符，如2分音符，在記譜時將該音名連續(xù)記錄兩次即可。本例演奏的梁祝片段，最短的音符為4分音符，如果將全音符的持續(xù)時間設(shè)為1s的話，則只需要再提供一個4Hz的時鐘頻率即可產(chǎn)生4分音符的時長[4]。在表2中，除給出了分頻比以外，還給出了對應(yīng)于各個音階頻率時計數(shù)器不同的預(yù)置數(shù)。本例需要演奏的是梁祝樂曲，該樂曲各音階頻率及相應(yīng)的分頻比如表2所示。實際的設(shè)計綜合考慮這兩方面的因素，在盡量減小頻率誤差的前提下取合適的基準(zhǔn)頻率[4]。另外，音名A(簡譜中的低音6)的頻率為440Hz，音名B到C之間、E到F之間為半音，其余為全音[4]。頻率的高低決定了音調(diào)的高低。（4）所有的制造廠商都提供了Verilog HDL的工藝庫，用以支持仿真。Verilog HDL語言已經(jīng)成為一種標(biāo)準(zhǔn)的硬件描述語言。語言從C編程語言中繼承了多種操作符和結(jié)構(gòu)。所有這些都使用同一種建模語言。 Verilog HDL語言介紹Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。從目前的EDA技術(shù)來看，其發(fā)展趨勢是政府重視、使用普及、應(yīng)用廣泛、工具多樣、軟件功能強大。也就是說，綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。EDA技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言HDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。3)在音樂播放的同時,會有l(wèi)ed流水燈的閃爍.第2章 應(yīng)用工具介紹作為當(dāng)今最流行的計算機軟件系統(tǒng)，EDA技術(shù)是以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。3）培養(yǎng)自主學(xué)習(xí)、正確分析和解決問題的能力 ： 1）使用Verilog HDL設(shè)計樂曲演奏電路，系統(tǒng)實現(xiàn)是用硬件描述語言Verilog HDL按分頻控制的方式進行設(shè)計，然后進行編程、時序仿真、電路功能驗證，奏出美妙的樂曲。通過控制輸出到蜂鳴器的激勵信號頻率的高低和持續(xù)的時間，從而使揚聲器發(fā)出連續(xù)的樂曲聲，且當(dāng)樂曲演奏完成時，保證能自動從頭開始演奏。關(guān)鍵詞：Verilog HDL； 蜂鳴器； 時序仿真AbstractUsing Verilog HDL music playing circuit design, system implementation is to use Verilog hardware description language HDL design according to control by means of frequency division, then carries on the programming, sequential simulation, circuit function verification, play the wonderful music. By controlling the output to the speaker of the discretion of the excitation signal frequency and duration, which makes the speaker sends out the continuous music, and when the music playing is plete, ensure that can automatically play from the very beginning.Keywords: Verilog HDL 。2) 通過控制輸出到揚聲器的激勵信號頻率的高低和持續(xù)的時間，從而使揚聲器發(fā)出連續(xù)的樂曲聲，且當(dāng)樂曲演奏完成時，保證能自動從頭開始演奏。EDA可提供文本輸入以及圖形編輯的方法將設(shè)計者的意圖用程序或者圖形方式表達出來，而我們經(jīng)常用到的VHDL語言便是用于編寫源程序所需的最常見的硬件描述語言（HDL）之一。典型的EDA工具中必須包含兩個特殊的軟件包，即綜合器和適配器。綜合過程就是將電路的高級語言描述轉(zhuǎn)換低級的、可與目標(biāo)器件FPGA/CPLD相映射的網(wǎng)表文件。EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運行[3]。Verilog HDL提供了擴展的建模能力，其中許多擴展最初很難理解。它具有以下特點：（1）作為一種多用途的硬件描述語言，它具有很好的易學(xué)性和易用性。（5）Verilog HDL的程序語言接口擁有強大的功能，允許用戶用C語言對內(nèi)部數(shù)據(jù)結(jié)構(gòu)進行描述[3]。音樂的十二平均率規(guī)定：每兩個8度音（如簡譜中的中音1與高音1）之間的頻率相差一倍。由此可以計算出簡譜中從低音1至高音1之間每個音名對應(yīng)的頻率，： 簡譜中的音名與頻率的關(guān)系音名頻率/Hz音名頻率/Hz音名頻率/Hz低音1中音1高音1低音2中音2高音2低音3中音3高音3低音4中音4高音4低音5392中音5784高音51568低音6440中音6880高音61760低音7中音7高音7所有不同頻率的信號都是從同一個基準(zhǔn)頻率分頻得到的。本例中選取6MHz為基準(zhǔn)頻率。為了減小輸出的偶次諧波分量，最后輸出到揚聲器的波形應(yīng)為對稱方波，因此在到達揚聲器之前，有一個二分頻的分頻器。對于不同的分頻系數(shù)，只要加載不同的預(yù)置數(shù)即可。樂譜產(chǎn)生電路用來控制音樂的音調(diào)和音長。音名顯示電路用來顯示樂曲演奏時對應(yīng)的音符。第4章 方案實現(xiàn)由系統(tǒng)框圖可以看到本方案分成8個模塊。reg clk_12mhz。 clk_12mhz =!clk_12mhz。reg clk_6mhz。input clk_12mhz。always (posedge clk_12mhz)if(t1499999) t=t+1。input clk_12mhz。always (posedge clk_12mhz)if(t5) t=t+1。input clk_12mhz。always (posedge clk_12mhz)if(t5999) t=t+1。 //模塊名為song（端口列表）input clk_6mhz,clk_4hz。 reg[3:0] high,med,low。 wire carry。 endalways (posedge carry) begin s