【正文】 電 壓 表 ； FPGA； A/D； Xilinx； ABSTRACT Digital voltmeter is a voltage measuring instruments that is referred to as DVM and it is most mon in intelligent use digital measurement technology and make the continuous analog (DC input voltage) into discontinuous, discrete digital form and display on LED or LCD. The design of this voltmeter main core is the Xilinx39。此種電子儀表能夠得以發(fā)展主要由以下兩 方面原因 ，一 是因?yàn)殡娮佑?jì)算機(jī)的普及 ， 電子化技術(shù)已經(jīng)從研究領(lǐng)域逐漸過(guò)渡到應(yīng)用領(lǐng)域，在生產(chǎn)生活的各項(xiàng)研究中實(shí)現(xiàn)數(shù)據(jù)化、理論化， 即 為了實(shí)現(xiàn)數(shù)據(jù)控制的實(shí)時(shí)性和數(shù)據(jù)處理的可靠性 ；另一方面，也是電子計(jì)算機(jī)的發(fā)展，帶動(dòng)了脈沖數(shù)字電路技術(shù)的進(jìn)步，為數(shù)字化儀表的出現(xiàn)提供了條件 [1]。系統(tǒng)最大限度地將所有器件集成在 FPGA 芯片上，體積大大減小、集成度高，可靠性高。 現(xiàn)在 數(shù)字電壓表已經(jīng) 慢慢的發(fā)展成為 便攜式數(shù)字測(cè)量?jī)x表中最 具有代表性 的測(cè)量?jī)x 器 之一 [3]。輸入信號(hào)經(jīng) A／ D 轉(zhuǎn)換后送到單片機(jī)進(jìn)行天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 2 數(shù)據(jù)處理，根據(jù)電壓信號(hào) 的不同 計(jì)算出 相應(yīng)的 數(shù)值， 并將結(jié)果顯示出來(lái) 。最近成功研制了一種高速數(shù)據(jù)采集系統(tǒng)，這種系統(tǒng)將 FPGA 與 AD 轉(zhuǎn)換器相結(jié)合， AD 轉(zhuǎn)換器的型號(hào)為ADC083000RB，具有 8 位雙 LVDS 分辨率 3GS/s，采樣頻率為 3GHz 帶寬，用于對(duì)超高速瞬態(tài)信號(hào)進(jìn)行計(jì)數(shù)。由于其計(jì)數(shù)頻率顯示在 LCD 屏上，F(xiàn)PGA 可以成為一種高度移動(dòng)的便攜檢測(cè)儀 [20]。 數(shù)字式儀表是 一種 可以把 連續(xù)的被測(cè)量自動(dòng)地變成 不連續(xù) 的、用數(shù)字編碼方式 表示 的、并以十進(jìn)制數(shù)字 的形式 自動(dòng)顯示測(cè)量結(jié)果的測(cè)量?jī)x表。電壓表的體積和功耗 變得 越來(lái)越小，重量 也在 不斷 地 減輕，價(jià)格也 在 漸漸地 下降，可靠性 也 越來(lái)越高，量程范圍 越來(lái)越大 [19]。隨著精密電測(cè)量準(zhǔn)確度要求的越來(lái)越高 ，電壓表 的測(cè)量精度也在不斷的提高，測(cè)量位數(shù)的范圍也在不斷的拓展 ， 因此出現(xiàn)了一種以此為基礎(chǔ)的復(fù)合型原理的新型儀表。由于 帶有 存儲(chǔ)器 并使用 相關(guān)的 軟件， 因此 可 以對(duì) 信息 進(jìn)行 處理， 也可以 通過(guò)標(biāo)準(zhǔn)接口組成自動(dòng)測(cè)試系統(tǒng) (也稱之 為 ATS)。 天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 4 2 系統(tǒng)的軟件開發(fā)環(huán)境 Xilinx 公司的 ISE 工具軟件 XILINX 公司 是全 世界 領(lǐng)先的 能都同 可編程邏輯完整解決方案的 廠家 ， 同時(shí)也 研發(fā)、制造并銷售應(yīng)用范圍 十分 廣泛的 軟件設(shè)計(jì)工具、高級(jí)集成電路還有 定義系統(tǒng)級(jí)功能的 IP(Intellectual Property)核， 從前到現(xiàn)在，一直為 FPGA 技術(shù)的發(fā)展做出了巨大的貢獻(xiàn) 。 軟件界面 圖 21 軟件界面 圖 21sources 窗口中可以查看所用的芯片型號(hào)類型，頂層文件，還可以通過(guò)點(diǎn)擊右鍵來(lái)創(chuàng)建新的文件類型如仿真波形或是 IP 核等， sources 的類型有三種分別為 Implementation、 behavioral simulation、 postroute simulation； process 窗口可以實(shí)現(xiàn)綜合、編輯管教約束文件、下載 bit 文件、下載等功能。 綜合： ISE 的綜合工具不 僅 包含了 XILINX 自身提供的綜合工具 XST， 與此同時(shí) 還內(nèi)嵌 了 Mentor Graphics 公司的 Leonardo Spectrum 和 Synplicity 公司的 Synplify，實(shí)現(xiàn)無(wú)縫鏈接。 使用 ISE 進(jìn)行 FPGA 設(shè)計(jì)的各個(gè)過(guò)程可能涉及到的設(shè)計(jì)工具如表 21 所示。 1988 年， Milstd454 規(guī)定所有為美國(guó)國(guó)防部設(shè)計(jì)的 ASIC 產(chǎn)品 一定要 采用 VHDL 來(lái)進(jìn)行描述。 如今 ，作為硬 件 描述語(yǔ)言之 一的 VHDL語(yǔ)言成為 EDA 工具開發(fā)商和集成電路制造商所 一致 認(rèn) 可 和推廣的標(biāo)準(zhǔn)硬件描述語(yǔ)言。這樣，設(shè)計(jì)人員就 能花費(fèi)大量的時(shí)間與精力來(lái)進(jìn)行設(shè)計(jì)的構(gòu)思。 ⑤ 易于ASIC 移植： VHDL 語(yǔ)言 高效率 的重要 表現(xiàn) 之一就是 假如 設(shè)計(jì)人員的設(shè)計(jì)是被綜合到一個(gè) CPLD 器件或 FPGA 器 件，那么就可以使設(shè)計(jì)的產(chǎn)品以最快的的速度上市。 設(shè)計(jì)中用到的語(yǔ)言結(jié)構(gòu) LIBRARY IEEE。 ENTITY 實(shí)體名 IS [PORT ( 端口表 )。 天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 9 dati : in STD_lOGIC_VECTOR (7 downto 0)。 dato : out STD_lOGIC_VECTOR (7 downto 0))。 { 端口名 : 端口模式 數(shù)據(jù)類型 } ) 。 wr， rd， cs : out STD_lOGIC。 type state is (s0， s1， s2， s3)。 q :out std_logic_vector(7 downto 0) )。event and clk=39。 qclk=clkcount(3)。 進(jìn) 程的特點(diǎn) PROCESS 為一無(wú)限循環(huán)語(yǔ)句 ； PROCESS 中的順序語(yǔ)句具有明顯的順序 /并行運(yùn)行雙重性 ； 進(jìn)程必須由敏感信號(hào)的變化來(lái)啟動(dòng) ； 進(jìn)程語(yǔ)句本身是并行語(yǔ)句； 信號(hào)是多個(gè)進(jìn)程間的通信線 ； 一個(gè)進(jìn)程中只允許描述對(duì)應(yīng)于一個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯； 語(yǔ)句 CASE 表達(dá)式 IS 天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 11 WHEN 選擇值或標(biāo)識(shí)符 = 順序語(yǔ)句 。 順序語(yǔ)句 ； ... WHEN OTHERS = 順序 語(yǔ)句 。amp。hexd=39。led_sta=s2。amp。hexd=00000。 2) IF 條件句 THEN 順序語(yǔ)句 ELSE 順序語(yǔ)句 END IF 。 then clkcount=clkcount+1。 因?yàn)?它是一門 才逐漸 發(fā)展起來(lái)的新 型 技術(shù)，涉及 方 面 非常 廣 泛 ，內(nèi)容 十分 豐富，理解 也有 所不同 ，所以 如今還沒(méi)有 一個(gè) 準(zhǔn)確 的定義。 EDA 技術(shù)是 以 計(jì)算機(jī)、集成電路、電子系統(tǒng)的設(shè)計(jì) 為基礎(chǔ)逐漸 發(fā)展起來(lái)的，到現(xiàn)在 已有 30 多年的歷 史 。1990 年 是 EDA(電子設(shè)計(jì)自動(dòng)化 )階段：這一階段的主要 特點(diǎn) 是 高級(jí)描述語(yǔ)言，系統(tǒng)級(jí)仿真和綜合技術(shù) ，采用 “自頂向下 ”的設(shè)計(jì)理念，將設(shè)計(jì)前期的許多高層次設(shè)計(jì)由 EDA 工具來(lái)完成。 尤其 是支持硬件描述語(yǔ)言的 EDA 工具的出現(xiàn)，使 得 復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化 也有可能實(shí)現(xiàn) ， 只要數(shù)字系統(tǒng)的行為用用硬件語(yǔ)言描述正確 ，就 能對(duì) 該數(shù)字系統(tǒng)的芯片 進(jìn)行 設(shè)計(jì)與制造。 天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 14 如今 EDA 技術(shù) 的 發(fā)展 十分 迅 猛 ， 應(yīng)用 相當(dāng) 廣泛 ， EDA 的應(yīng)用涵蓋 機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域。 其目的 主要是 為了可以讓 學(xué)生 充分 了解 EDA 的 基礎(chǔ)概念和基本原理 ， 掌握描述系統(tǒng)邏輯的方法 ， 進(jìn)行電子電路課程 時(shí)可以使用凹ID/ 5PGA 器件進(jìn)行 模擬仿真實(shí)驗(yàn) ， 并在作畢業(yè)設(shè)計(jì)時(shí) 進(jìn)行 簡(jiǎn)單 易操作的 電子系統(tǒng)的設(shè)計(jì) ， 既使實(shí)驗(yàn)設(shè)備或設(shè)計(jì)出的電子系統(tǒng)具有 可靠性高、比較經(jīng)濟(jì)、速度快 ， 實(shí)現(xiàn)比較容易 ， 便利的修改條件， 同時(shí) 又可大 大 地增強(qiáng)學(xué)生的實(shí)踐動(dòng)手能力，發(fā)掘?qū)W生的 創(chuàng)新能力和 提高學(xué)生的 計(jì)算機(jī)應(yīng)用能力 ， 為 以后的 工作打下基礎(chǔ)。 5PGA 進(jìn)行電路設(shè)計(jì)與仿真 的工具為電路仿真工具 (EWB 或 PSPICE、 VLOL 等 )。這一判別是通過(guò)匹配濾波器的輸出顯示在輸人數(shù)據(jù)流中探調(diào)到特定的 碼序列 。 EDA 技術(shù)在進(jìn)入 21 世紀(jì)后，由于更大規(guī)模的 FPGA 器件的不斷推出，在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言 的功能強(qiáng)大的 EDA 軟件不斷更新、增加，使電子 EDA 技術(shù)得到了更大的發(fā)展。傳統(tǒng)的 “固定功能集成塊十連線 ”的設(shè)計(jì)方法正逐步地退出歷史舞臺(tái)，而基于芯片的設(shè)計(jì)方法正成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流。 Xilinx 公司是全 世界 最大的可編程邏輯器件制造商， 同時(shí) 也是 FPGA 器件的發(fā)明者，特別是在通信領(lǐng)域， Xilinx 不僅是一個(gè)提供通信器件的供應(yīng)商， 同時(shí) 還積極的參與通信標(biāo)準(zhǔn)的制定， 為 系統(tǒng)集成和系統(tǒng) 提供 解決方案等。從航空航天到數(shù)字信號(hào)處理，再到汽車家電等消費(fèi)領(lǐng)域，無(wú)處不見(jiàn) FPGA 的身影。 在正 5V工作電壓的情況下可以任意時(shí)刻對(duì)正在工作中的 CPLD／ FPGA 進(jìn)行全部或部分地系統(tǒng)編程，并且可以進(jìn)行所謂 “菊花鏈?zhǔn)?”的多芯片串行編程，特別是對(duì)于 SRAM 結(jié)構(gòu)的 FPGA，其下載的編程次數(shù)幾乎不會(huì)受到任何限制 。 由于 CPLD／ FPGA 可以將 整個(gè)系統(tǒng) 在 同一芯片中 高集成下載 ， 體積將會(huì)大幅度減小 ， 方面對(duì)數(shù)據(jù)進(jìn)行管理和屏蔽 。 如今 ， CPLD／ FPGA 可供選擇范圍很大，可根據(jù)不同的應(yīng)用 選擇不同容量的芯片。 正是由于以上諸多優(yōu)點(diǎn)，可編程邏輯器件 CPLD／ FPGA 在我國(guó)已大量應(yīng)用到產(chǎn)品的研制和最終產(chǎn)品中，它們?cè)诮档彤a(chǎn)品成本的同時(shí)又極大地縮短了產(chǎn)品上市時(shí)間，可產(chǎn)生巨大的經(jīng)濟(jì)效益 [10]。每個(gè) IOB 控制一個(gè)引腳，可被配置為輸入、輸出或雙向 L／ O 功能。 (3)FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 FPGA 器件 如今 已經(jīng)成為 全世界炙手可熱 的半導(dǎo)體器件， 同時(shí) 在現(xiàn)代電子系統(tǒng)設(shè)計(jì)中 起著越 來(lái)越重要的作用 ，其未來(lái)的發(fā)展方向?qū)⒊尸F(xiàn)以下幾個(gè)方面的趨勢(shì)。這些高密度、大容量的 FPGA 器件的出現(xiàn)，給現(xiàn)代電子系統(tǒng) (復(fù)雜系統(tǒng) )的設(shè)計(jì)與實(shí)現(xiàn)帶來(lái)天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 17 了巨大的幫助。按照實(shí)現(xiàn)的途徑不同，系統(tǒng)內(nèi)重構(gòu)可分為靜態(tài)重構(gòu)和動(dòng)態(tài)重構(gòu)兩類。 FPGA 的系統(tǒng)內(nèi)可重構(gòu)特性有著極其廣泛的應(yīng)用前景，近年來(lái)在通信、航天、計(jì)算機(jī)硬件系統(tǒng)、程序控制、數(shù)字系統(tǒng)的測(cè)試診斷等方面獲得了較好的應(yīng)用 [11]。為了保證高速系統(tǒng)的穩(wěn)定， FPGA 器件的延時(shí)可預(yù)測(cè)性也是十分重要的。但迄今為止，有關(guān) FPGA 的研究和開發(fā)的大部分工作基本上都集中在數(shù)字邏輯電路上，在未來(lái)幾年里，這一局面將會(huì)有所改變，模擬電路及數(shù)?；旌想娐返目删幊碳夹g(shù)將得到發(fā)展 [3]。采用現(xiàn)場(chǎng)可編程器件不僅縮短了產(chǎn)品上市時(shí)間， 還可滿足現(xiàn)在和下一代便攜式設(shè)計(jì)所需要的成本、性能、尺寸等方面的要求，并提供系統(tǒng)級(jí)支持。它包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、功能仿真、設(shè)計(jì)處理、時(shí)序仿真和器件編程及測(cè)試等七個(gè)步驟 [12]。設(shè)計(jì)輸入通常有以下集中形式： 1)原理圖輸入方式 2)硬件描述語(yǔ)言輸入方式 3)波形輸入方式 3．功能仿真 功能仿真也叫做前仿真。 在設(shè)計(jì)處理過(guò)程中，編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件。 設(shè) 計(jì) 準(zhǔn)備設(shè) 計(jì) 輸 入設(shè) 計(jì) 處 理器 件 編程功 能 仿 真時(shí) 序 仿 真器 件 測(cè) 試 圖 31 可編程邏輯器件設(shè)計(jì)流程 SEEDXDTKV4 實(shí)驗(yàn)平臺(tái) 該平臺(tái)的主處理器模塊是本公司生產(chǎn)的 SEEDFEM025 板卡。 2. 高性能的內(nèi)部存儲(chǔ)器 SmartRAM 結(jié)構(gòu)，每個(gè)存儲(chǔ)器容量為 18Kb，并且是完全的雙口存儲(chǔ)器結(jié)構(gòu)。 5. 多達(dá) 20 個(gè)數(shù)字高性能和豐富的時(shí)鐘管理器 DCM 模塊和 32 個(gè)全局時(shí)鐘緩沖器，構(gòu)成了內(nèi)部高性能和豐富的時(shí)鐘資源。 8. 特有的配置數(shù)據(jù)三重加密技術(shù)，最大限度地保護(hù)了設(shè)計(jì)者的知識(shí)產(chǎn)權(quán) 。 數(shù)碼管 LED 即 為發(fā)光二極管， Light Emitting Diode 是它的英文簡(jiǎn)稱 。當(dāng)數(shù)碼管中的某個(gè)發(fā)光二極管導(dǎo)通的時(shí)候，相應(yīng)的一個(gè)字段便發(fā)光，不導(dǎo)通的則不發(fā)光。從圖中可以看出，其中天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 21 7 個(gè)發(fā)光二極管構(gòu)成字形 “8”，可以用來(lái)顯示數(shù)字，另一個(gè)發(fā)光二極管構(gòu) 成小數(shù)點(diǎn)。該器件包含兩個(gè)片上控制寄存器，這兩個(gè)寄存器控制軟件的啟動(dòng)，通過(guò)雙向并行串口斷電。提供電壓為 3V時(shí)功耗只有 12mW，電壓為 5V時(shí)，功耗為 35mW。引腳圖見(jiàn)圖33。、 10 ??? RDWRCS 2) 狀態(tài) s1： TVL571 進(jìn)行模數(shù)轉(zhuǎn)換，轉(zhuǎn)換時(shí)間 100 s? ，設(shè)置 。、 10 ??? WRRDCS 4) 狀態(tài) s3：讀取數(shù)據(jù)線 D0~D7 上的數(shù)據(jù)，設(shè)置 。 轉(zhuǎn) 換 控 制模 塊數(shù) 據(jù) 處 理模 塊顯 示 控 制模 塊數(shù) 據(jù)數(shù) 據(jù)數(shù) 據(jù) 輸 入