【導讀】本設計研究的電壓表主要的設計核心是Xilinx公司的Vritex-4FPGA器件，處理；顯示控制模塊實現(xiàn)LED段碼的產生。顯示部分要求在三個七段數碼管上。顯示電壓值，要求保留小數點后兩位數字。軟件要求用環(huán)境，用VHDL. 語言編寫數字電壓表各模塊的功能并進行調試與下載到FPGA板上進行驗證。Keywords：VHDL；volmeter；FPGA；A/D；Xilinx；

　　

【正文】 析其時序關系，估計設計的性能，以及檢查和消除竟爭冒險等是非常有必要的。 6．器件編程測試 時序仿真完成后，軟件就可產生供器件編 程使用的數據文件。 設 計 準備設 計 輸 入設 計 處 理器 件 編程功 能 仿 真時 序 仿 真器 件 測 試 圖 31 可編程邏輯器件設計流程 SEEDXDTKV4 實驗平臺 該平臺的主處理器模塊是本公司生產的 SEEDFEM025 板卡。實驗平臺除了主處理器模塊外還提供了一塊 SEEDXDTK_MBOARD 板卡做為功能補充。 本設計用到的器件有 Vritex4SX2 CPLD 功能模塊、數碼管和模數轉換器 TLV571。 Vritex4 系列器件結構和特性 Vritex4 系列產品是采用 90nm 工藝設計的高性能平 臺級邏輯器件，其特性主要為： 1. 內部時鐘頻率可達 500MHz， SselectlO 速率可達 600MHz。 2. 高性能的內部存儲器 SmartRAM 結構，每個存儲器容量為 18Kb，并且是完全的雙口存儲器結構。最多可提供 10MB 的 BLOCK RAM，以及 1MB 的分布式存儲器資源，高性能的外部存儲器接口，這些接包括 DDR/DDR 2DRAM、QDRII 和 RLDRAMII 等接口。 3. 專用的 18 位 *18 位乘法器模塊和超前進位邏輯鏈構成了高性能的算術處天津科技大學 2020屆 本科生 畢業(yè)論文 20 理功能。 4. 高達 178176 個時鐘驅動的寄存器 /鎖存器，高達 178176 個查找 表 (LUT)he基于查找表的移位寄存器，支持水平級鏈和 “乘累加 ”多路選擇器，以及內部的三態(tài)總線結構組成豐富和靈活內部邏輯資源。 5. 多達 20 個數字高性能和豐富的時鐘管理器 DCM 模塊和 32 個全局時鐘緩沖器，構成了內部高性能和豐富的時鐘資源。 6. 支持多達 19 種的單端接口標準和 6 種差分標準。單端接口標準包括LVTTL、 LVCMOS(、 、 、 )、 PCI(33 和 66MHz)、 PCI、 GTL、 (I、 II、 III、 IV)、 和 (I、 II)；差分接口標 準包括LVDS 和擴展的 LVDS()、 BLVDS、 ULVDS、 HSTL( 和 )、 SSTL(和 )。 7. 片內的數字化阻抗匹配 (DCI)技術和可編程的數字電流 (從 2mA 到24Ma)，克服了因阻抗不匹配而造成系統(tǒng)不穩(wěn)定 (型號完整性 )問題。 8. 特有的配置數據三重加密技術，最大限度地保護了設計者的知識產權 。 CPLD 功能模塊 用 CPLD 實現(xiàn)擴展板上的功能模塊的切換 ，主板外有八個七段數碼管、小鍵盤、 8 個 LED 燈、 16? 16LED 點陣 、 LCD 顯示。 定義一個輸出量 CPLD_E:out STD_LOGIC_VECTOR (1 downto 0)。 當 CPLD_E=01選通數碼管和小鍵盤； 當 CPLD_E=10LED 燈從左到右 70 高電平點亮； 當 CPLD_E=11選通點陣。 數碼管 LED 即 為發(fā)光二極管， Light Emitting Diode 是它的英文簡稱 。單獨的發(fā)光二極管 就是 是一個最簡單的 LED， 可以 控制 二極管的 亮 或 滅來作為信號指示，一般用于電源指示燈、工作狀態(tài)指示等。單個的發(fā)光二極管使用比較簡單。 LED 數碼管是由若干個發(fā)光二極管組成的顯示字段的顯示器件，一般簡稱為數碼管。當數碼管中的某個發(fā)光二極管導通的時候，相應的一個字段便發(fā)光，不導通的則不發(fā)光。 LED 數碼管可以根據控制不同組合的二極管導通，來顯示各種數據和字符。 7 段 LED 顯示模塊可以分為共陰極和共陽極兩種，本設計所用到的 LED 類型為共陽極。 7 段共陽極 LED 數碼管是由 7 個條形發(fā)光二極管和一個小數點位構成，其引腳配置，如圖 32 所示，其內部結構，如圖 32 所示。從圖中可以看出，其中天津科技大學 2020屆 本科生 畢業(yè)論文 21 7 個發(fā)光二極管構成字形 “8”，可以用來顯示數字，另一個發(fā)光二極管構 成小數點。因此，這種數碼管有時也被稱為 八 段 LED 數碼管顯示器。 圖 32 共陽極 7 段 LED 引腳配置與內部結構 數碼管分為片選和段選：片選為低電平有效，從左到右；段選分為 abcdefg點，高電平點亮，自頂順時針轉 abcdefg.。 ADTLV571 模塊 TLV571 是一個 8 位的系統(tǒng)，這個系統(tǒng)包含了一個 8 位的高速 ADC 和一個并行串口。該器件包含兩個片上控制寄存器，這兩個寄存器控制軟件的啟動，通過雙向并行串口斷電。這個寄存器可以通過 RD 設置一個默認模式，當 WR 為低電平時控制寄存器是硬件配置。 TLV571 可以支持 的電壓?？山邮艿哪M輸入電壓的范圍是 0VAVDD，數字化的電壓最高輸入為 ，吞吐量在 5V。提供電壓為 3V時功耗只有 12mW，電壓為 5V時，功耗為 35mW。該器件具有自動省電模式，電量變?yōu)?1mA 時， 50ns 后自動轉換為省電模式。在軟件電量降低時， ADC 的電量會下降到 10uA。非常高的吞吐量，簡單的并行接口和低功耗使 TLV571 對高速數字信號處理來說是一個理想的選擇 [13]。引腳圖見圖33。 天津科技大學 2020屆 本科生 畢業(yè)論文 22 N CA I NA V D DA G N DR E F MR E F PC S T A R TA 1 /D 7A 0 / D 6D 5D 4D 3W RR DC L KD G N DD V D DI N T /E O CD G N DD G N DD 0D 1D 21234567891 01 11 22 42 32 22 12 01 91 81 71 61 51 41 3C S 圖 33 TLV571 引腳圖 圖 34 TLV571 工作時序圖 根據模數轉換芯片 TLV571 的工作時序，工作時序圖如圖 34 所示。需要完成 TLV571 的初始化， A/D 轉換的啟動、轉換狀態(tài)的讀取、數據的讀取和數據鎖存等功能。采用四個狀態(tài)完成上述模數轉換的操作： 1) 狀態(tài) s0 ： 啟 動 模 數 轉 換 器 TLV571 進 行 模 數 轉 換 操 作 ， 設 置。、 10 ??? RDWRCS 2) 狀態(tài) s1： TVL571 進行模數轉換，轉換時間 100 s? ，設置 。1??? RDWRCS 。讀取 INTR 是否有下降沿，有則表示轉換完成，進入下一狀態(tài)。 天津科技大學 2020屆 本科生 畢業(yè)論文 23 3) 狀態(tài) s2：向 TVL571 發(fā)出讀取轉換數據的請求，設置 。、 10 ??? WRRDCS 4) 狀態(tài) s3：讀取數據線 D0~D7 上的數據，設置 。1??? RDWRCS 狀態(tài)圖圖示 s 0s 1s 2s 3 圖 35 狀態(tài)圖 天津科技大學 2020屆 本科生 畢業(yè)論文 24 4 數字電壓表的設計 系統(tǒng)的整體設計方案 數字電壓表的設計核心是 FPGA， FPGA 負責 模數轉換器 TLV571 的啟動以及轉換數據的讀取，再將讀取的 8 位的二進制數據進行交換，形成便于輸出的 3位的 LED 的 段碼送給 LED 數碼管， 從而 顯示被測電壓值。 FPGA 控制部分的設計主要包括 以下 幾個部分：模數轉換控制模塊實現(xiàn)TLV571 的啟動及轉換數據讀取；數據處理模塊實現(xiàn) TVL571 數字量對應 BCD 碼的變換和處理；顯示控制模塊實現(xiàn) LED 段碼的產生。 FPGA 控制電路原理框圖如圖 41 所示。 轉 換 控 制模 塊數 據 處 理模 塊顯 示 控 制模 塊數 據數 據數 據 輸 入段 選位 選C SW RR DI N T R 圖 41 FPGA控制電路原理框圖 模數轉換控制模塊 我們使用的 FPGA 是 Xilinx 公司設計的 SEEDFEM025 開發(fā)系統(tǒng)構成， 其中主要 的 器件是 Xilinx 推出的 Virtex4 系列器件。 用狀態(tài)機作法，產生 TLV571 的片選信號、讀 /寫控制信號，通過狀態(tài)信號 INTR 判斷轉換是否結束；轉換結束后將轉換數據鎖存并輸出。方框圖如 42 所示。 圖 42 控制模塊 程序代碼如下 天津科技大學 2020屆 本科生 畢業(yè)論文 25 when s0=cs= 39。039。wr = 39。039。rd = 39。139。cstr = 39。139。now_state=s1。 when s1=cs = 39。139。 wr = 39。139。 rd = 39。139。cstr = 39。039。now_state=s2。 when s2=cs = 39。139。 wr = 39。139。 cstr = 39。139。 rd = 39。139。 if(int0=39。139。) then now_state=s3。 else now_state=s2。 end if。 when s3=cs= 39。039。wr = 39。139。 rd = 39。039。 cstr = 39。139。 now_state=s4。 dataout=datain。 when s4=cs = 39。139。wr = 39。139。 rd = 39。139。 cstr = 39。039。 now_state=s2。 數字電壓轉 BCD 模塊 TLV571 采用 5V的 參考電壓， 電壓值的 測量范圍為 0~5V， 因為 TLV571 數字輸出為 8 位， 則 最小分辨率為 5V/28=，也可以這樣理解 ，若轉換后的數字量為 00000001，其輸入模擬電壓為 。這里將輸出的數字量的高 4 位和低4 位分別存放，可得到轉換數據與實際電壓值得對應關系如表 41。 如輸入電壓，則輸出的數字量為 00001111。 表 41 中的電壓值可以用 4 位 BCD 碼 (Binary Code Decimal)碼表示，不考慮小數點，用十六進制碼表示 BCD 碼 比較簡單方便 ，可得如表 41 所示的高 4 位 BCD 碼和低 4 位 BCD 碼。 例如，模擬電壓為 ，其對應低 4 位的 BCD 碼為 0000 0000 0000 0100，簡化表示成 0004H，以此類推。 為了獲得輸入模擬電壓對應的 BCD 碼，方便數據的顯示，將表 41 的 BCD碼一次存在存儲器中，每個存儲單元放 2 位 BCD 碼， 4 位 BCD 碼占用兩個存儲單元。 FPGA 根據數據采集到的數字電 壓值，進行測量數據的 BCD 碼變換，將高 4 位 BCD 碼和低 4 位 BCD 碼相加，得到電壓值對應的 BCD 碼。 BCD 碼求和運算需要進行數據的調整。當 BCD 碼求和運算大于 1001(9)時，需要進行十進制數的調整，所謂十進制數的調整，就是的當求和運算結果大于1001(9)時，需要進行十進制數的調整，所謂十進制數的調整，就是當求和運算結果大于 1001(9)時，加 0110(6)進行修正。 上面給出的是兩個 BCD 碼 0111(7)和 0101(5)的加法運算，當兩數之和大于1001(9)時，加 0110(6)進行修正，得到 12 的 BCD 碼 0001 0010。 例如：從模數轉換器上得到的數據為 “11110100”，數據高 4 位 1111 對應的電壓值為 ，其 BCD 編碼為 0000 0100 1000 0110；數據低 4 位 0100 對應的電壓值為 ，其 BCD 編碼為 0000 0000 0000 1000。 高 4 位與低 4 位的 BCD 碼之和： 0000 0100 0001 0110+0000 0000 0010 1000=0000 0100 0011 1110 天津科技大學 2020屆 本科生 畢業(yè)論文 26 高 4 位與低 4 位的 BCD 碼之和： 0000 0100 1000 0110+0000 0000 0000 1000=0000 0100 0011 1110 上述運算結果的低 4 位 1110，大于 9，進行數據調整，加 6 后的 BCD 碼為 0100，且向高位進位，使高位的 0011 加 0001 變?yōu)?0100，調整后的數據位 0000 0100 1000 1000，且表示十進制數 ，與 + 的運算結果相符。 表 41 轉換數據與實際電壓值對應關系 地址 數字 電壓 高 4 位 輸入 電壓值 高 4 位 BCD 碼 地址 數字 電壓 低 4 位 輸入 電壓值 低 4 位 BCD 碼 00H 0000 0000H 20H 0000 0000H 02H 0001 0032H 22H 0001 0002H 04H 0010 0064H 24H 0010 0004H 06H 0011 0096H 26H 0011 0006H