【文章內(nèi)容簡(jiǎn)介】 構(gòu)功能十分強(qiáng)大 ， 復(fù)雜的邏輯控制可以用最簡(jiǎn)單明確的語(yǔ)言來(lái)描述 。 ② 獨(dú)立于 任何 器件的設(shè)計(jì)：設(shè)計(jì)人員 使用 VHDL 語(yǔ)言進(jìn)行硬件電路的設(shè)計(jì)時(shí)， 可以脫離此項(xiàng)設(shè)計(jì)的邏輯器件來(lái)進(jìn)行設(shè)計(jì) 。這樣，設(shè)計(jì)人員就 能花費(fèi)大量的時(shí)間與精力來(lái)進(jìn)行設(shè)計(jì)的構(gòu)思。 ③ 可進(jìn)行程序 的 移 植： VHDL 語(yǔ)言的移植能力是允許設(shè)計(jì)人員對(duì)需要綜合設(shè)計(jì)描述 來(lái) 進(jìn)行模擬，在綜合前對(duì)一個(gè)數(shù)千門(mén)的設(shè)計(jì)描述進(jìn)行模擬能省下很多的時(shí)間 。 因?yàn)?VHDL 語(yǔ)言是一種標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，因 而 同一個(gè)設(shè)計(jì)的 VHDL語(yǔ)言描述 能 被不同的 EDA 工具 所 支持，從而使得 VHDL 語(yǔ)言程序的移植成為可能。 ④ 性能評(píng)估能力：不依靠 器件的設(shè)計(jì)和可 以 進(jìn)行程序移植 的特點(diǎn) 允許設(shè)計(jì)人員可以 使 用不同的器件結(jié)構(gòu)和綜合工具來(lái)對(duì)自己的設(shè)計(jì)進(jìn)行 綜合 評(píng)估。 ⑤ 易于ASIC 移植： VHDL 語(yǔ)言 高效率 的重要 表現(xiàn) 之一就是 假如 設(shè)計(jì)人員的設(shè)計(jì)是被綜合到一個(gè) CPLD 器件或 FPGA 器 件，那么就可以使設(shè)計(jì)的產(chǎn)品以最快的的速度上市。當(dāng)產(chǎn)品的數(shù)量達(dá)到 很大 的規(guī)模時(shí)，采用 VHDL 語(yǔ)言 可以 很容易地幫助設(shè)計(jì)人員實(shí)現(xiàn)轉(zhuǎn)成 ASIC 的設(shè)計(jì)。 ⑥ VHDL 語(yǔ)言 具有 標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用 的特點(diǎn) ： VHDL 語(yǔ)言的語(yǔ)法 標(biāo)準(zhǔn)、規(guī)范且可讀性非常強(qiáng) 。 因?yàn)?VHDL 語(yǔ)言是一種IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，具有嚴(yán)格的語(yǔ)法規(guī)范和統(tǒng)一的標(biāo)準(zhǔn) 的特點(diǎn) ， 所以 它可以使設(shè)計(jì)人員之間進(jìn)行交流和共享 [14]。 設(shè)計(jì)中用到的語(yǔ)言結(jié)構(gòu) LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY 實(shí)體名 IS [PORT ( 端口表 )。] END ENTITY 實(shí)體名 。 以本設(shè)計(jì)中的程序?yàn)槔? entity volmeter is port ( clk : in STD_lOGIC。 int : in STD_lOGIC。 天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 9 dati : in STD_lOGIC_VECTOR (7 downto 0)。 wr， rd， cs : out STD_lOGIC。 reset : in STD_lOGIC。 scan : out STD_lOGIC_VECTOR (2 downto 0)。 dato : out STD_lOGIC_VECTOR (7 downto 0))。 end volmeter。 ARCHITECTURE 結(jié)構(gòu)體名 OF 實(shí)體名 IS [說(shuō)明語(yǔ)句 ] BEGIN [功能描述語(yǔ)句 ] END ARCHITECTURE 結(jié)構(gòu)體名 。 PORT ( 端口名 : 端口模式 數(shù)據(jù)類型 。 { 端口名 : 端口模式 數(shù)據(jù)類型 } ) 。 以本設(shè)計(jì)中 的 程序?yàn)槔? port ( clk : in STD_lOGIC。 int : in STD_lOGIC。 dati : in STD_lOGIC_VECTOR (7 downto 0)。 wr， rd， cs : out STD_lOGIC。 reset : in STD_lOGIC。 scan : out STD_lOGIC_VECTOR (2 downto 0)。 dato : out STD_lOGIC_VECTOR (7 downto 0))。 type state is (s0， s1， s2， s3)。 signal sta， led_sta :state。 單的賦值語(yǔ)句 賦值目標(biāo) ?= 表達(dá)式 如 scan=111 例化名 ：元件名 PORT MAP( 端口名 = 連接端口名， ...) ； 如 u0: lpm_rom0 port map ( address=address_l， clock=qclk， q=data_l(15 downto 8)) 天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 10 COMPONENT 元件名 IS PORT (端口名表 )； END COMPONENT 元件名； 如 ponent lpm_rom0 port ( address :in std_logic_vector(5 downto 0)。 clock :in std_logic。 q :out std_logic_vector(7 downto 0) )。 end ponent。 進(jìn)程語(yǔ)句結(jié)構(gòu) [進(jìn)程標(biāo)號(hào) : ] PROCESS [ ( 敏感信號(hào)參數(shù)表 ) ] [IS] [進(jìn)程說(shuō)明部分 ] BEGIN 順序描述語(yǔ)句 END PROCESS [進(jìn)程標(biāo)號(hào) ]。 如 process(clk， clkcount) begin if clk39。event and clk=39。139。 then clkcount=clkcount+1。 end if。 qclk=clkcount(3)。 end process。 進(jìn)程說(shuō)明部分可以包含數(shù)據(jù)類型、常數(shù)、變量、屬性、子程序 [15]。 在一個(gè)結(jié)構(gòu)體中可以包含任意個(gè)進(jìn)程語(yǔ)句結(jié)構(gòu)，所有的進(jìn)程語(yǔ)句都是并行語(yǔ)句，而由任一進(jìn)程 PROCESS 引導(dǎo)的語(yǔ)句 (包含在其中的語(yǔ)句 )結(jié)構(gòu)屬于順序語(yǔ)句。 進(jìn) 程的特點(diǎn) PROCESS 為一無(wú)限循環(huán)語(yǔ)句 ； PROCESS 中的順序語(yǔ)句具有明顯的順序 /并行運(yùn)行雙重性 ； 進(jìn)程必須由敏感信號(hào)的變化來(lái)啟動(dòng) ； 進(jìn)程語(yǔ)句本身是并行語(yǔ)句； 信號(hào)是多個(gè)進(jìn)程間的通信線 ； 一個(gè)進(jìn)程中只允許描述對(duì)應(yīng)于一個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯； 語(yǔ)句 CASE 表達(dá)式 IS 天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 11 WHEN 選擇值或標(biāo)識(shí)符 = 順序語(yǔ)句 。 ... 。 順序語(yǔ)句 ； WHEN 選擇值或標(biāo)識(shí)符 = 順序語(yǔ)句 。 ... 。 順序語(yǔ)句 ； ... WHEN OTHERS = 順序 語(yǔ)句 。 END CASE ； 原則 : 完全性 :表達(dá)式所有可能的值都必須說(shuō)明，可以用 others 唯一性 :相同表達(dá)式的值只能說(shuō)明一次 如 case led_sta is when s0=scan=001。hexd=39。039。amp。voltage(3 downto 0)。led_sta=s1。 when s1=scan=010。hexd=39。039。amp。voltage(7 downto 4)。led_sta=s2。 when s2=scan=100。hexd=39。039。amp。voltage(11 downto 8)。led_sta=s0。 when others=scan=000。hexd=00000。led_sta=s0。 end case。 語(yǔ)句 有四種形式 1) IF 條件句 THEN 順序語(yǔ)句 END IF 。 2) IF 條件句 THEN 順序語(yǔ)句 ELSE 順序語(yǔ)句 END IF 。 3) IF 條件句 THEN 順序語(yǔ)句 ELSIF 條件句 THEN 順序語(yǔ)句 ELSE 順序語(yǔ)句 END IF 4) IF 條件句 THEN IF 條件句 THEN 順序語(yǔ)句 END IF END IF 天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 12 如 if clk39。event and clk=39。139。 then clkcount=clkcount+1。 end if。 表 22 信號(hào)與變量賦值語(yǔ)句功能的比較表 信號(hào) SIGNAL 變量 VARIABLE 基本用法 用做電路內(nèi)的信號(hào)連線 用作進(jìn) 程中局部數(shù)據(jù)存儲(chǔ)單元 適用范圍 適用于整個(gè)結(jié)構(gòu)體內(nèi)的任何地方 只能在所定義的進(jìn)程中使用 行為特性 在進(jìn)程的最后才對(duì)信號(hào)賦值 立即賦值 定義信號(hào) SIGNAL 信號(hào)名： 數(shù)據(jù)類型 := 初始值 ； 如 signal data: std_logic_vector(7 downto 0)。 天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 13 3 系統(tǒng)的硬件組成 EDA 技術(shù)概述 電子設(shè)計(jì)自動(dòng)化 (Electronic Design Automation)也稱之為 EDA。 因?yàn)?它是一門(mén) 才逐漸 發(fā)展起來(lái)的新 型 技術(shù)，涉及 方 面 非常 廣 泛 ，內(nèi)容 十分 豐富，理解 也有 所不同 ，所以 如今還沒(méi)有 一個(gè) 準(zhǔn)確 的定義。但 是 從 EDA 技術(shù)的幾個(gè) 重 要 方向 的內(nèi)容來(lái)看，可以 這樣 理解： EDA 技術(shù)的 設(shè)計(jì)載體 是大規(guī)?？删幊踢壿嬈骷?， 系統(tǒng)邏輯描述的 主要表達(dá)方式 是硬件描述語(yǔ)言 ，設(shè)計(jì)工具 是計(jì)算機(jī)大規(guī)模可編程邏輯器件的開(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng) ，通過(guò) 相 關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成 采 用軟件的方式設(shè)計(jì)電子系統(tǒng)到硬件系統(tǒng)的一門(mén)新技術(shù)。 同時(shí)能 實(shí)現(xiàn)邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化，邏輯布局布線、邏輯仿真 等功能 。完成對(duì)于 一些特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載 等操作 ，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒?[5]。 EDA 技術(shù)是 以 計(jì)算機(jī)、集成電路、電子系統(tǒng)的設(shè)計(jì) 為基礎(chǔ)逐漸 發(fā)展起來(lái)的，到現(xiàn)在 已有 30 多年的歷 史 。大 概 可以分為三個(gè)發(fā)展階段。 1970 年 的 CAD(計(jì)算機(jī)輔助設(shè)計(jì) )階段：這一階段的主要特征是利用計(jì)算機(jī)輔助 來(lái) 進(jìn)行電路原理圖 的編輯， 用 PCB 來(lái) 布 銅 布線， 這樣就可以 使設(shè)計(jì)師從傳統(tǒng) 的 高度重復(fù)繁雜的繪圖勞動(dòng)中解脫出來(lái)。 1980 年的 QAE(計(jì)算機(jī)輔助工程設(shè)計(jì) )階段：這一階段的主要特 點(diǎn) 是核心 為邏輯摸擬、定時(shí)分析、故障仿真、自動(dòng)布局布線 ， 著重 解決電路設(shè)計(jì)的功能檢測(cè)等 主要 問(wèn)題，使設(shè)計(jì)能在產(chǎn)品制作之前預(yù)知產(chǎn)品的功能與性能。1990 年 是 EDA(電子設(shè)計(jì)自動(dòng)化 )階段：這一階段的主要 特點(diǎn) 是 高級(jí)描述語(yǔ)言，系統(tǒng)級(jí)仿真和綜合技術(shù) ，采用 “自頂向下 ”的設(shè)計(jì)理念，將設(shè)計(jì)前期的許多高層次設(shè)計(jì)由 EDA 工具來(lái)完成。 EDA 即為 電子技術(shù)設(shè)計(jì)自動(dòng)化， 是一種可以幫助人們進(jìn)行設(shè)計(jì)電子電路或是系統(tǒng)的軟件工具 。在電子產(chǎn)品的各個(gè)設(shè)計(jì)階段 該工具可以 發(fā)揮 非常 重要 的 作用，使設(shè)計(jì)更復(fù)雜的電路和系統(tǒng) 有了希望 。在原理圖設(shè)計(jì)階段，可以使用 EDA中的仿真工具 來(lái) 驗(yàn) 證設(shè)計(jì)的正確性；在芯片設(shè)計(jì)階段，可以使用 EDA 中的芯片設(shè)計(jì)工具設(shè)計(jì)制作芯片的版圖；在電路板設(shè)計(jì)階段，可以使用 EDA 中電路板設(shè)計(jì)工具 設(shè)計(jì)多層電路板。 尤其 是支持硬件描述語(yǔ)言的 EDA 工具的出現(xiàn)，使 得 復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化 也有可能實(shí)現(xiàn) ， 只要數(shù)字系統(tǒng)的行為用用硬件語(yǔ)言描述正確 ，就 能對(duì) 該數(shù)字系統(tǒng)的芯片 進(jìn)行 設(shè)計(jì)與制造。 21 世紀(jì)將 會(huì) 是 EDA 技術(shù)的高速度的 發(fā)展 時(shí) 期， EDA 技術(shù) 也將 對(duì) 21 世紀(jì)產(chǎn)生重大 的 影響 [6]。 硬件描述語(yǔ)言 : 硬件描述語(yǔ)言 (HDL)是一種用于進(jìn)行電子系統(tǒng)硬件設(shè)計(jì)的計(jì)算機(jī)高級(jí)語(yǔ)言，電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式 是通過(guò)軟件設(shè)計(jì)的方法來(lái)描述的 。 常用硬件描述語(yǔ)言有 HDL、 verilog 和 VHDL 語(yǔ)言。 天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 14 如今 EDA 技術(shù) 的 發(fā)展 十分 迅 猛 ， 應(yīng)用 相當(dāng) 廣泛 ， EDA 的應(yīng)用涵蓋 機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域。 當(dāng)下 ， EDA 技術(shù) 廣泛使用 在產(chǎn)品設(shè)計(jì)與制造、教學(xué)和科研部門(mén) ， 且 發(fā)揮著 非常 大的作用。在產(chǎn)品設(shè)計(jì)與制造方面 ， EDA 技術(shù)可實(shí)現(xiàn)前期的計(jì)算機(jī)仿真、系統(tǒng)級(jí)模擬及測(cè)試環(huán)境的仿真、 PCB 的制作、電路板的焊接、 ASIC 的設(shè)計(jì)等。在教學(xué)方面 ， 高校電子類專業(yè)的實(shí)踐教學(xué)中 ， 幾乎所有理工科 (尤其 是電子信息 )類的高 等院 校都開(kāi)設(shè)了 EDA 相關(guān)的 課程。 其目的 主要是 為了可以讓 學(xué)生 充分 了解 EDA 的 基礎(chǔ)概念和基本原理 ， 掌握描述系統(tǒng)邏輯的方法 ， 進(jìn)行電子電路課程 時(shí)可以使用凹ID/ 5PGA 器件進(jìn)行 模擬仿真實(shí)驗(yàn) ， 并在作畢業(yè)設(shè)計(jì)時(shí) 進(jìn)行 簡(jiǎn)單 易操作的 電子系統(tǒng)的設(shè)計(jì) ， 既使實(shí)驗(yàn)設(shè)備或設(shè)計(jì)出的電子系統(tǒng)具有 可靠性高、比較經(jīng)濟(jì)、速度快 ， 實(shí)現(xiàn)比較容易 ， 便利的修改條件， 同時(shí) 又可大 大 地增強(qiáng)學(xué)生的實(shí)踐動(dòng)手能力，發(fā)掘?qū)W生的 創(chuàng)新能力和 提高學(xué)生