基于verilog的數(shù)字秒表的設計實現(xiàn)(編輯修改稿)
2024-12-13 08:37 本頁面
【文章內(nèi)容簡介】 s: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision File Created // Additional Comments: // ///////////////////////////////////////////////////////////////////////////////// module mbiao1(clk_48M,dig,seg,ena,key)。 input[1:0] key。 input clk_48M。 //輸入頻率為 48MHZ 的時鐘 output[2:0] dig。 //數(shù)碼管位選 output[7:0] seg。 //數(shù)碼管段選 output ena。 //38 譯碼器使能 reg[2:0] dig,count3b。 reg[7:0] seg。 reg[3:0] disp_dat。 //定義顯示數(shù)據(jù)寄存器 reg[18:0]count。 //定義計數(shù)寄存器 reg[23:0]hour。 //定義現(xiàn)在時刻寄存器 reg clk100。 //48MHZ 的時鐘信號 480000 分頻，得到 100HZ 的時鐘信號 reg key_flag。 //啟動 /暫停的切換標志 reg [1:0]key_inner。 assign ena=0。 //按鍵輸入緩存 always @(posedge count[16]) begin key_inner= key。 end always @(negedge key_inner[0]) begin key_flag=~key_flag。 end // 秒信號產(chǎn)生部分，產(chǎn)生 100HZ 的時鐘信號 always @ (posedge clk_48M) begin if(count==239999) begin clk100=~clk100。 count=0。 end else count=count+139。b1。 end //數(shù)碼管動態(tài)掃描顯示部分 always @(posedge count[10]) begin count3b=count3b+1。 case(count3b)
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