常見(jiàn)數(shù)字處理算法的verilog實(shí)現(xiàn)(編輯修改稿)
2025-07-26 11:46 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 60。 wire MSB_divr = divisor[L_divr1]。 wire Ready = ((state == S_idle) amp。amp。 !reset)。 wire Error = (state == S_Err)。 wire Max = (num_shift_dividend== Max_t + num_shift_divisor)。 wire sign_bit = parison[L_divr]。always@(state or dividend or divisor or MSB_divr) begin //從被除數(shù)中減去除數(shù) case(state) S_Adivr: if(MSB_divr == 0)parison = dividend[L_divn : L_divn L_divr] +{139。b1, ~(divisor 1)} + 139。b1。 elseparison = dividend[L_divn : L_divn L_divr] + {139。b1,~divisor[L_divr1 : 0]} + 139。b1。default: parison = dividend[L_divn : L_divn L_divr] + {139。b1, ~divisor[L_divr1 : 0]} + 139。b1。 endcaseend//將余數(shù)移位來(lái)對(duì)應(yīng)于整體的移位assign remainder = (dividend[L_divn1 : L_divnL_divr]) num_shift_divisor。always@(posedge clock) begin if(reset) state = S_idle。 else state = next_state。end//次態(tài)與控制邏輯always@(state or word1 or word2 or state or parison or sign_bit or Max) begin Load_words = 0。 Shift_dividend = 0。 Shift_divisor = 0。 Subtract = 0。case(state) S_idle: case(Start)0: next_state = S_idle。1: if(word2 == 0) next_state = S_Err。 else if(word1) begin next_state = S_Adivr。 Load_words = 1。end else next_state = S_idle。 endcase S_Adivr: case(MSB_divr) 0: if(sign_bit == 0) begin next_state = S_Adivr。 Shift_divisor = 1。 //可移動(dòng)除數(shù) end else if(sign_bit == 1) begin next_state = S_Adivn。 //不可移動(dòng)除數(shù) end1: next_state = S_div。 endcase S_Adivn: case({Max, sign_bit})239。b00: next_state = S_div。239。b01: begin next_state = S_Adivn。 Shift_dividend = 1。 en
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