基于verilog的數(shù)字時鐘設計(編輯修改稿)
2024-12-16 03:16 本頁面
【文章內(nèi)容簡介】 .............................................................6 實驗總結(jié) ..........................................................................................................7 摘要 ..................................................................................................................7 2I 需求分析 一：設計定位 目的要求：分析設計問題，抽象出邏輯關(guān)系，用 Verilog HDL 語言 實現(xiàn) 多功能數(shù)字時鐘 ，并且在此基礎上進行進一步的功能擴充，從而進一步熟悉 Verilog HDL 語言和 DE2 電路板平臺在解決實際問題中的應用。 同時通過實習的設計加深對通信專業(yè)以及硬件的了解，加強團隊合作以及培養(yǎng)動手能力。 二：功能描述 基本 功能： 計時功能：能顯示 年、月、日、時、分、秒，能選擇 24/12 小時顯示模式，在七段管上上午用英文字母 A、下 午用英文字母 P 表示。 天。 三：設計實現(xiàn)的可行性 小組成員對 Veriog HDL語言的學習有較好的基礎，同時前期的硬件實驗有對 DE2開發(fā)板有較深的了解。 四：硬件基礎 ALTER DE2開發(fā)板 五：軟件基礎： Quarters п軟件 3II． 系統(tǒng)框圖與說明 數(shù)字鐘框圖 60 后向分計數(shù)器進位 ， 分計數(shù)器計滿 60 后向小時計數(shù)器進位，小時計數(shù)器按照“ 24 進制”規(guī)律計數(shù)。 。
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