基于verilog的數(shù)字時鐘設(shè)計(jì)(編輯修改稿)
2024-12-16 03:16 本頁面
【文章內(nèi)容簡介】 .............................................................6 實(shí)驗(yàn)總結(jié) ..........................................................................................................7 摘要 ..................................................................................................................7 2I 需求分析 一：設(shè)計(jì)定位 目的要求：分析設(shè)計(jì)問題，抽象出邏輯關(guān)系，用 Verilog HDL 語言 實(shí)現(xiàn) 多功能數(shù)字時鐘 ，并且在此基礎(chǔ)上進(jìn)行進(jìn)一步的功能擴(kuò)充，從而進(jìn)一步熟悉 Verilog HDL 語言和 DE2 電路板平臺在解決實(shí)際問題中的應(yīng)用。 同時通過實(shí)習(xí)的設(shè)計(jì)加深對通信專業(yè)以及硬件的了解，加強(qiáng)團(tuán)隊(duì)合作以及培養(yǎng)動手能力。 二：功能描述 基本 功能： 計(jì)時功能：能顯示 年、月、日、時、分、秒，能選擇 24/12 小時顯示模式，在七段管上上午用英文字母 A、下 午用英文字母 P 表示。 天。 三：設(shè)計(jì)實(shí)現(xiàn)的可行性 小組成員對 Veriog HDL語言的學(xué)習(xí)有較好的基礎(chǔ)，同時前期的硬件實(shí)驗(yàn)有對 DE2開發(fā)板有較深的了解。 四：硬件基礎(chǔ) ALTER DE2開發(fā)板 五：軟件基礎(chǔ)： Quarters п軟件 3II． 系統(tǒng)框圖與說明 數(shù)字鐘框圖 60 后向分計(jì)數(shù)器進(jìn)位 ， 分計(jì)數(shù)器計(jì)滿 60 后向小時計(jì)數(shù)器進(jìn)位，小時計(jì)數(shù)器按照“ 24 進(jìn)制”規(guī)律計(jì)數(shù)。 。
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