【文章內容簡介】 sec2=0000。 sec1=0000。 sec0=39。139。 elsif (sec1=1001) then jidao 9s sec1=0000。 sec2=sec2+1。 sec0=39。039。 else sec1=sec1+1。 zhengchangjishu 1s sec0=39。039。 end if。 end if。 end process。 end。 三、時序仿真： 中南大學信息院自動化梁雪林設計 四、功能說明： 對輸入 1Hz 的頻率進行計數(shù)，用 reset 進行復位清零； 只有 reset 為高時才開始計數(shù)；輸出 2 組 4 位的 BCD 碼，用于數(shù)碼管顯示；達到 59s 時輸出進 位信號色 sec0； 分計時器模塊設計 一、原理圖設計： 中南大學信息院自動化梁雪林設計 二、 源代碼： library ieee。 use 。 use 。 use 。 entity minute1 is port( clkm:in std_logic。 miao jinwei clk1s:in std_logic。 jiao feng xinhao setm:in std_logic。 jiao feng kongzhi min2,min1:buffer std_logic_vector(3 downto 0)。 fengzhong gaodiwei minco: out std_logic fengzhong jinwei )。 end。 Architecture A of minute1 is signal clkx:std_logic。 begin pclkm:process(clkm,clk1s,setm) begin if setm=39。139。 then clkx=clk1s。 else clkx=clkm。 end if。 end process。 pcontm:process(clkx) begin if clkx39。event and clkx=39。139。 then if(min1=1001 and min2=0101) then min1=0000。 min2=0000。 minco=39。139。 elsif (min1=1001) then min1=0000。 min2=min2+1。 中南大學信息院自動化梁雪林設計 minco=39。039。 else min1=min1+1。 minco=39。039。 end if。 end if。 end process。 end。、 三、時序仿真： 四、功能說明： 對輸入的秒進位進行計數(shù)，記滿 59min 時產生進位信號 minco，正常分計數(shù)值由兩組 4位 BCD 碼送出，用于數(shù)碼管顯示； setm 引入快速計分信號 1Hz； 小時計時器模塊設計 一、 原理圖： 二、源代碼： library ieee。 use 。 use 。 中南大學信息院自動化梁雪林設計 use 。 entity hour1 is port(clkh:in std_logic。 clk1s: in std_logic。 seth:in std_logic。 hou2,hou1:buffer std_logic_vector(3 downto 0) )。 end。 Architecture A of hour1 is signal clky : std_logic。 begin pclkh:process(clkh,clk1s,seth) begin if seth=39。139。 then clky=clk1s。else clky=clkh。 end if。 end process。 pconth:process(clky) begin if clky39。event and clky=39。139。 then if (hou1=0011and hou2=0010) then hou1=0000。 hou2=0000。 elsif (hou1=1001) then hou1=0000。 hou2=hou2+1。 else hou1=hou1+1。 end if。 end if。 end process。 end。 三、時序仿真： 中南大學信息院自動化梁雪林設計 四、功能說明 對輸入的分計數(shù)進位脈沖進行計數(shù)；輸出 2 組 4 位 BCD 碼，用于數(shù)碼管顯示； seth 引入 1Hz 脈沖對小時進行快速計數(shù)； 報時模塊設計 一、 原理圖： 中南大學信息院自動化梁雪林設計 二、 源代碼： library ieee。 use 。 use 。 use 。 entity alarm1 is port( clk1s:in std_logic。 clk500:in std_logic。 clk1k:in std_logic。 中南大學信息院自動化梁雪林設計 sec2,sec1:in std_logic_vector(3 downto 0)。 min2,min1:in std_logic_vector(3 downto 0)。 hou2,hou1:in std_logic_vector(3 downto 0)。 alarm:out std_logic )。 end。 Architecture A of alarm1 is begin process(clk1s) variable flag500 :std_logic。 variable flag1k :std_logic。 variable hou:std_logic_vec