fpga競爭冒險詳解-資料下載頁
2025-06-24 18:34本頁面
【正文】 饋環(huán)路會出現(xiàn)隱含RS觸發(fā)器，其對輸入尖峰和假信號很敏感，輸入端有任何變化都有可能使輸出值立刻改變，此時易造成毛刺的產(chǎn)生，導致時序的嚴重混亂。一旦具有隱含的RS觸發(fā)器，加鎖存器消除毛刺是不能解決問題的。此時只有通過全面修改電路來從根本上解決。 避免使用多時鐘設(shè)計 每一個模塊中只用一個時鐘，避免使用多時鐘設(shè)計，同時避免使用主時鐘分頻后的二次時鐘作為時序器件的時鐘輸入，因為二次時鐘相對于一次時鐘可能存在過大的時鐘歪斜。對所有模塊的輸入時鐘、輸入信號、輸出信號都用Ｄ觸發(fā)器或寄存器進行同步處理，即輸出信號直接來自觸發(fā)器或寄存器的輸出端。這樣可以消除尖峰和毛刺信號。不論是控制信號還是地址總線信號、數(shù)據(jù)總線信號，都要采用另外的寄存器，以使內(nèi)部歪斜的數(shù)據(jù)變成同步數(shù)據(jù)。這些表面上看似乎無用的操作可以大大提高電路系統(tǒng)的性能。 避免使用延遲線 應該盡量避免使用延遲線，因它對工藝過程的變化極為敏感，會大大降低電路的穩(wěn)定性和可靠性，并將為測試帶來麻煩。 充分利用資源 大部分FPGA器件都為時鐘、復位、預置等信號提供特殊的全局布線資源，要充分利用這些資源。這樣可以減少電路中的毛刺并且大大提高設(shè)計電路的性能. 不要期望仿真器替你找到毛刺錯誤 注意仿真結(jié)果和實際綜合的電路的不一致性。無論是時序電路還是異步邏輯電路，其行為與其仿真器結(jié)果都是不完全一樣的。特別是異步邏輯電路，仿真結(jié)果將會隱藏競爭冒險和毛刺現(xiàn)象，與實際行為相差較遠。故在FPGA設(shè)計中，對每一個邏輯門、每一行VHDL (Verilof)語言，必須完全理解，不要期望仿真器替你找到錯誤。 使用FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間、減少PCB 面積、提高系統(tǒng)的可靠性。它的這些優(yōu)點使得FPGA技術(shù)得到飛速的發(fā)展，已經(jīng)在通信、電子、信號處理、工業(yè)控制等領(lǐng)域被廣泛應用。隨著FPGA容量的增加，SOPC (可編程芯片上系統(tǒng))SOPC(對信號的處理和整個系統(tǒng)的控制)的應用時代即將到來。SOPC既有嵌入處理器、I/O電路和大規(guī)模嵌入存儲器，也有 CPLD／FPGA，用戶可以選擇。同時也可以選擇PLD公司提供的FPGA IP Intellectual Property內(nèi)核。使用IP核能保證系統(tǒng)級芯片的開發(fā)效率、質(zhì)量，并能大大縮短產(chǎn)品開發(fā)時間。5 結(jié)束語 FPGA已成為解決系統(tǒng)級設(shè)計的重要選擇方案之一。因而毛刺是設(shè)計系統(tǒng)中不可忽視的問題，實際電路中它常惹出很多的麻煩。本文結(jié)合FPGA的特點，論述了如何解決FPGA設(shè)計中的毛刺問題。增強電路的穩(wěn)定性和可靠性，并為實際電路的測試帶來方便。8 / 8
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