fpga競爭冒險詳解(完整版)
【正文】 條件，來減少毛刺的發(fā)生。圖5 一個邏輯冒險的例子圖6 仿真波形 任何組合電路、反饋電路和計數(shù)器都可能是潛在的毛刺信號發(fā)生器。如果一個組合邏輯電路中有“毛刺”出現(xiàn)，就說明該電路存在“冒險”。FastTrack互連是一系列貫通器件行、列的快速連接通道。(2) 邏輯陣列用來實現(xiàn)普通邏輯功能，如計數(shù)器、加法器、狀態(tài)機等。圖1 實際邏輯電路圖2 LUT的實現(xiàn)方式 FPGA的結(jié)構(gòu)特點 FPGA使用了可編程的查找表(Look Up Table ,LUT)結(jié)構(gòu)，LUT是可編程的最小邏輯構(gòu)成單元。 FPGA可以替代其他PLD或者各種中小規(guī)模數(shù)字邏輯芯片在數(shù)字系統(tǒng)中廣泛應(yīng)用，也是實現(xiàn)具有不同邏輯功能ASIC的有效辦法。在此詳細(xì)論述了解決此問題的多種方法。(1) 嵌入式陣列用來實現(xiàn)各種存儲器及復(fù)雜的邏輯功能，如數(shù)字信號處理、微控制器等。每個LE都能驅(qū)動LAB局部互連(LAB Local Interconnect)和快速通道互連(Fast Track Interconnect)。延時的大小與連線的長短和邏輯單元的數(shù)目有關(guān)，同時還受器件的制造工藝、工作電壓、溫度等條件的影響。而現(xiàn)在FPGA設(shè)計中的信號往往是由時鐘控制的，多數(shù)據(jù)輸入的復(fù)雜運算系統(tǒng)，甚至每個數(shù)據(jù)都由相當(dāng)多的位數(shù)組成。因此競爭是動態(tài)過程，它發(fā)生在輸入變量變化時。如果在輸出信號的保持時間內(nèi)對其進(jìn)行“采樣”，就可以消除毛刺信號的影響。但輸出波形的前后沿將變壞，在對波形要求較嚴(yán)格時，應(yīng)再加整形電路，該方法不宜在中間級使用。無論用CE還是OE來控制讀取，都需要CE或OE保持一段低電平。 避免隱含RS觸發(fā)器 應(yīng)該盡量避免隱含RS觸發(fā)器的出現(xiàn)。這些表面上看似乎無用的操作可以大大提高電路系統(tǒng)的性能。它的這些優(yōu)點使得FPGA技術(shù)得到飛速的發(fā)展，已經(jīng)在通信、電子、信號處理、工業(yè)控制等領(lǐng)域被廣泛應(yīng)用。增強電路的穩(wěn)定性和可靠性，并為實際電路的測試帶來方便。SOPC既有嵌入處理器、I/O電路和大規(guī)模嵌入存儲器，也有 CPLD／FPGA，用戶可以選擇。 充分利用資源 大部分FPGA器件都為時鐘、復(fù)位、預(yù)置等信號提供特殊的全局布線資源，要充分利用這些資源。一旦具有隱含的RS觸發(fā)器，加鎖存器消除毛刺是不能解決問題的。本設(shè)計產(chǎn)生這段延時的方法是用高頻計數(shù)器產(chǎn)生，具體方法為:在FPGA中設(shè)計一個計數(shù)器，取系統(tǒng)可用的高頻時鐘(周期小于所需延時)驅(qū)動它計數(shù)，計到設(shè)定好的終值時產(chǎn)生觸發(fā)脈沖。對于相對延遲小的支路，加上毛刺寬度的延遲可以消除毛刺。圖7說明了這種方法，采樣脈沖信號從輸入引腳“SAMP
職業(yè)教育相關(guān)推薦
鄂ICP備17016276號-1