fpga競爭冒險詳解(參考版)
2025-06-27 18:34本頁面
【正文】 增強電路的穩(wěn)定性和可靠性，并為實際電路的測試帶來方便。因而毛刺是設(shè)計系統(tǒng)中不可忽視的問題，實際電路中它常惹出很多的麻煩。使用IP核能保證系統(tǒng)級芯片的開發(fā)效率、質(zhì)量，并能大大縮短產(chǎn)品開發(fā)時間。SOPC既有嵌入處理器、I/O電路和大規(guī)模嵌入存儲器，也有 CPLD／FPGA，用戶可以選擇。它的這些優(yōu)點使得FPGA技術(shù)得到飛速的發(fā)展，已經(jīng)在通信、電子、信號處理、工業(yè)控制等領(lǐng)域被廣泛應(yīng)用。故在FPGA設(shè)計中，對每一個邏輯門、每一行VHDL (Verilof)語言，必須完全理解，不要期望仿真器替你找到錯誤。無論是時序電路還是異步邏輯電路，其行為與其仿真器結(jié)果都是不完全一樣的。 充分利用資源 大部分FPGA器件都為時鐘、復(fù)位、預(yù)置等信號提供特殊的全局布線資源，要充分利用這些資源。這些表面上看似乎無用的操作可以大大提高電路系統(tǒng)的性能。這樣可以消除尖峰和毛刺信號。 避免使用多時鐘設(shè)計 每一個模塊中只用一個時鐘，避免使用多時鐘設(shè)計，同時避免使用主時鐘分頻后的二次時鐘作為時序器件的時鐘輸入，因為二次時鐘相對于一次時鐘可能存在過大的時鐘歪斜。一旦具有隱含的RS觸發(fā)器，加鎖存器消除毛刺是不能解決問題的。 避免隱含RS觸發(fā)器 應(yīng)該盡量避免隱含RS觸發(fā)器的出現(xiàn)。如果堅持用鎖存器設(shè)計必須保證輸入信號絕對沒有毛刺，且滿足保持時間。此方法所產(chǎn)生的延時為高頻時鐘周期的整數(shù)倍，若高頻時鐘周期與所需延時相比很小，則延時較精確，否則只能做一粗略的延時。本設(shè)計產(chǎn)生這段延時的方法是用高頻計數(shù)器產(chǎn)生，具體方法為:在FPGA中設(shè)計一個計數(shù)器，取系統(tǒng)可用的高頻時鐘(周期小于所需延時)驅(qū)動它計數(shù)，計到設(shè)定好的終值時產(chǎn)生觸發(fā)脈沖。無論用CE還是OE來控制讀取，都需要CE或OE保持一段低電平。在此，可以用高頻時鐘來驅(qū)動一移位寄存器，待延時信號作數(shù)據(jù)輸入，按所需延時正確設(shè)置移位寄存器的級數(shù)，移位寄存器的輸出即為延時后的信號。但在FPGA中，開發(fā)軟件在綜合設(shè)計時會將這些門當(dāng)作冗余邏輯去掉，達不到延時的效果。對于相對延遲小的支路，加上毛刺寬度的延遲可以消除毛刺。但輸出波形的前后沿將變壞，在對波形要求較嚴格時，應(yīng)再加整形電路，該方法不宜在中間級使用。在仿真時，我們也可能會發(fā)現(xiàn)在FPGA器件對外輸出引腳上有輸出毛刺，但由于毛刺很短,加上PCB本身的寄生參數(shù),大多數(shù)情況下,毛刺通過PCB走線,基本可以自然被慮除，不用再外加阻容濾波。圖7 采樣法一圖8 采樣法一仿真波形 上述方法的一個缺點是必須人為的保證sample信號必須在合適的時間中產(chǎn)生，另一種更常見的方法是利用D觸發(fā)器的D輸入端對毛刺
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