【正文】 用單片機(jī)有點(diǎn)多余。整個(gè)系統(tǒng)框圖大概如上圖所示，通過FPGA硬件設(shè)計(jì)和軟件設(shè)計(jì)相結(jié)合，以NIOS為主控，配合上外部硬件設(shè)計(jì)，實(shí)現(xiàn)功能。該AD板塊用于樣本模擬信號(hào)，根據(jù)子接口的不同，可以分為GPIO 0 header和GPIO 1 header兩種。所謂頻率，就是周期性信號(hào)在單位時(shí)間內(nèi)變化的次數(shù)。波形圖理論計(jì)算：：：考慮最大誤差為1，則 由于閾值閘門時(shí)間為1s，為使測量誤差盡量小,設(shè)計(jì)時(shí)選Fc=1MHz。讀操作與寫操作可以異步進(jìn)行，寫入?yún)^(qū)上寫入的數(shù)據(jù)按照寫入的順序從讀取端的區(qū)中讀出，類似于吸收寫入端與讀出端速度差的一種緩沖器。FIFO2通過DMA的方式將數(shù)據(jù)傳輸給顯示控制處理器，同時(shí)可以釋放CPU，使CPU能夠騰出空閑處理其他數(shù)據(jù)。啟動(dòng)方案的軟件設(shè)計(jì)目標(biāo)是當(dāng)系統(tǒng)復(fù)位后，在外部處理器向Nios Ⅱ程序存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器傳輸數(shù)據(jù)的過程中，Nios Ⅱ處理器運(yùn)行要受到外部處理器的控制。 由于學(xué)校提供的DE2115 開發(fā)板包含一個(gè)用于 VGA 視頻輸出的 15 引腳 DSUB 接頭。并輸出相應(yīng)顯示的數(shù)字信號(hào)點(diǎn)，經(jīng)過ADV7123轉(zhuǎn)換后在顯示屏上相應(yīng)的位置上顯示。在大量的數(shù)據(jù)常需要處理時(shí)，利用自定義外設(shè)由具體的硬件來實(shí)現(xiàn)，可以極大程度地提高系統(tǒng)運(yùn)行的速度，同時(shí)便于系統(tǒng)的模塊化與集成化，是SOPC系統(tǒng)設(shè)計(jì)的重中之重。它具有靈活的設(shè)計(jì)方式，可裁剪，可擴(kuò)充，可升級(jí)，并具備軟硬件在系統(tǒng)可編程功能。而DMA方式能使I/O設(shè)備直接和存儲(chǔ)器進(jìn)行成批數(shù)據(jù)的快速傳送，而不需CPU干預(yù)。//打開發(fā)送通道dma_res = alt_dma_txchan_send(tx, tx_buf, 32, NULL, NULL)。 // tx_buf是源地址這種情況下只要打開接收通道，而且源地址是固定的，目標(biāo)地址是自增的。Id:中斷優(yōu)先級(jí)，即表明所注冊的ISR是為哪個(gè)中斷優(yōu)先級(jí)的中斷服務(wù)的，中斷優(yōu)先級(jí)在SOPC BUILDER中分配。其配件資源也機(jī)器豐富，在課程的學(xué)習(xí)下，我們決定以設(shè)計(jì)數(shù)字示波器為我們這次的課程設(shè)計(jì)的內(nèi)容，需用到A/D轉(zhuǎn)換功能，即便價(jià)格不低，老師還是提供了給我們相應(yīng)配套開發(fā)板的AD轉(zhuǎn)換板，方便直接使用和學(xué)習(xí)。對(duì)于數(shù)據(jù)的處理，有幅度檢測，利用對(duì)FIFO中的每組512個(gè)數(shù)據(jù)進(jìn)行差值，取出最大差值，然后按照一定的函數(shù)關(guān)系計(jì)算出所測信號(hào)的電壓峰峰值。然而了解這些還是不夠，外設(shè)要運(yùn)用到NIOS，還需要底層的驅(qū)動(dòng)程序，底層驅(qū)動(dòng)程序的編寫還要聯(lián)系上Avalon總寫的一些讀寫使能信號(hào)，所以說，這一開始想要實(shí)現(xiàn)需要更多知識(shí)的填充。[1] FPGA的數(shù)字示波器[J].現(xiàn)代電子技術(shù)，2010，第24期:5557[2]郭海麗,[J]電子元器件應(yīng)用,2007,9(7):2227.[3]陳政,孫偉波,[J]哈爾濱軸承,2009,30(1):2528.[4][J]宜春學(xué)院學(xué),2003,25(6):6267.[5]：從電路到系統(tǒng)[M].北京：清華大學(xué)出版社，2014：227325.[6] II內(nèi)核的FPGA電路系統(tǒng)設(shè)計(jì)[M].電子工業(yè),2010.[7].[M].北京：清華大學(xué)出版社，2014.。為了完成FIFO的功能，使用了FIFO的IP核，搭載到總線，進(jìn)行各種嘗試后終于成功了。 使用NIOS開發(fā)，最大的問題就是在于學(xué)習(xí)如何去搭建內(nèi)核，去使用函數(shù)操作寄存器，一開始最大的難點(diǎn)就是使用外設(shè)。但很慶幸課上老師的講解和基礎(chǔ)實(shí)驗(yàn)的訓(xùn)練下，我們對(duì)FPGA開發(fā)板有了個(gè)感性的認(rèn)識(shí)，學(xué)會(huì)使用IP核、使用內(nèi)嵌的軟核、基于NIOS的編程系統(tǒng)等。注意：如果第三個(gè)參數(shù)不是NULL，則該優(yōu)先級(jí)中斷在注冊成功后自動(dòng)使能。 // 打開接收通道alt_dma_rxchan_ioctl(rx, ALT_DMA_RX_ONLY_ON, (void *)source_addr)。//打開接收通道dma_res = alt_dma_rxchan_prepare(rx, rx_buf, 32, dma_done, NULL)。在數(shù)據(jù)傳送過程中，沒有保存現(xiàn)場、恢復(fù)現(xiàn)場之類的工作?？删幊踢壿嬈骷﨔PGA是一種半定制的ASIC，它允許電路設(shè)計(jì)者自行編程實(shí)現(xiàn)特定應(yīng)用的功能。典型的Avalon外設(shè)的開發(fā)步驟如下：(1)規(guī)劃元件的硬件功能。可分為兩類:Slave和Master。VGA 同步信號(hào)直接由 Cyclone IV E FPGA 所驅(qū)動(dòng)，Analog Device 公司的 ADV7123 三通道 10 位（僅高八位連接到 FPGA）高速視頻 DAC 芯片用來將輸出的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)（R,G,B）。軟件部分主要就是存放在啟動(dòng)延遲模塊中ROM的代碼，此代碼主要是檢測啟動(dòng)延遲模塊中控制寄存器2的第0位是否為1。Nios Ⅱ處理器核 Nios Ⅱ處理器系列由三個(gè)不同的內(nèi)核組成，可以靈活地控制成本和性能，從而擁有廣泛的應(yīng)用空間。AD的數(shù)據(jù)通過處理后形成連續(xù)不斷的數(shù)據(jù)流，F(xiàn)IFO存儲(chǔ)器對(duì)連續(xù)的數(shù)據(jù)流進(jìn)行緩存，防止在進(jìn)機(jī)和存儲(chǔ)操作時(shí)丟失數(shù)據(jù)；同時(shí)，因?yàn)锳D芯片產(chǎn)生的數(shù)據(jù)頻率達(dá)到了65MHz，需要將處理的數(shù)據(jù)的頻率降低，才能用于后續(xù)的處理。因?yàn)閷?duì)于16位寬的F