【正文】 ilinx公司 推出第一個(gè) 現(xiàn)場(chǎng)可編程邏輯陣列 (FPGA)到現(xiàn)在 ， FPGA已經(jīng)成為當(dāng)今電子設(shè)計(jì)應(yīng)用市場(chǎng)上首選的可編程邏輯器件之一。 可以說(shuō)電子 EDA 技術(shù)是電子設(shè)計(jì)領(lǐng)域的一場(chǎng)革命。例如在 CDMA 無(wú)線通信系統(tǒng)中 ， 所有移動(dòng)手機(jī)和無(wú)線基站都工作在相同的頻譜 ， 為區(qū)別不同的呼叫 ， 每個(gè)手機(jī)有一個(gè)唯一的碼序列 ， CDMA 基站必須能判別這些不同觀點(diǎn)的碼序列才能分辨出不同的傳呼進(jìn)程 。在教學(xué)方面 ， 高校電子類(lèi)專(zhuān)業(yè)的實(shí)踐教學(xué)中 ， 幾乎所有理工科 (尤其 是電子信息 )類(lèi)的高 等院 校都開(kāi)設(shè)了 EDA 相關(guān)的 課程。在原理圖設(shè)計(jì)階段，可以使用 EDA中的仿真工具 來(lái) 驗(yàn) 證設(shè)計(jì)的正確性；在芯片設(shè)計(jì)階段，可以使用 EDA 中的芯片設(shè)計(jì)工具設(shè)計(jì)制作芯片的版圖；在電路板設(shè)計(jì)階段，可以使用 EDA 中電路板設(shè)計(jì)工具 設(shè)計(jì)多層電路板。完成對(duì)于 一些特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載 等操作 ，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒?[5]。139。 when others=scan=000。voltage(7 downto 4)。039。 在一個(gè)結(jié)構(gòu)體中可以包含任意個(gè)進(jìn)程語(yǔ)句結(jié)構(gòu)，所有的進(jìn)程語(yǔ)句都是并行語(yǔ)句，而由任一進(jìn)程 PROCESS 引導(dǎo)的語(yǔ)句 (包含在其中的語(yǔ)句 )結(jié)構(gòu)屬于順序語(yǔ)句。 如 process(clk， clkcount) begin if clk39。 dato : out STD_lOGIC_VECTOR (7 downto 0))。 PORT ( 端口名 : 端口模式 數(shù)據(jù)類(lèi)型 。 int : in STD_lOGIC。 因?yàn)?VHDL 語(yǔ)言是一種IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，具有嚴(yán)格的語(yǔ)法規(guī)范和統(tǒng)一的標(biāo)準(zhǔn) 的特點(diǎn) ， 所以 它可以使設(shè)計(jì)人員之間進(jìn)行交流和共享 [14]。 ② 獨(dú)立于 任何 器件的設(shè)計(jì)：設(shè)計(jì)人員 使用 VHDL 語(yǔ)言進(jìn)行硬件電路的設(shè)計(jì)時(shí)， 可以脫離此項(xiàng)設(shè)計(jì)的邏輯器件來(lái)進(jìn)行設(shè)計(jì) 。 1986 年，IEEE(The Institute of Electrical and Electronics Engineers)全力進(jìn)行予以 VHDL 標(biāo)準(zhǔn)化 的 工作，經(jīng) 過(guò) 了多次的修改 和擴(kuò)充， 在 1987 年底 VHDL 語(yǔ)言被 IEEE 和美國(guó)國(guó)防部 宣布成為 為標(biāo)準(zhǔn)硬件描述語(yǔ)言。 規(guī) 劃 和 預(yù) 算創(chuàng) 建 代 碼 原 理 圖 H D L R T L 仿 真綜 合 以 創(chuàng) 建 網(wǎng) 表功 能 仿 真實(shí) 現(xiàn)翻 譯映 射布 局 和 布線得 到 時(shí) 序 收斂時(shí) 序 仿 真產(chǎn) 生 比 特流 文 件配 置 F P G A 圖 22 設(shè)計(jì)流程 設(shè)計(jì)輸入： ISE 提供的設(shè)計(jì)輸入工具包括用于 HDL 代碼輸入和查看報(bào)告的 ISE 文本編輯器 (The ISE Text Editor)，用于原理圖編輯的工具 ECS(The Engineering Capture System)，用于生成 IP Core 的 Core Generator，用于狀態(tài)機(jī)設(shè)計(jì)的 State CAD 以及用于約束文件編輯的 Constraint Editor 等。 各種物理量的動(dòng)態(tài)測(cè)量的希望由于智能化電壓表的出現(xiàn)也越來(lái)越明朗。 高準(zhǔn)確度階段。數(shù)字電壓表 (也稱(chēng)之 為 DVM)是以計(jì)算機(jī)技術(shù)、電子技術(shù)、精密測(cè)量技術(shù)和自動(dòng)化技術(shù)為基礎(chǔ)逐漸產(chǎn)生和發(fā)展起來(lái)的 [8]。目前， 由于 FPGA 技術(shù)具有快速的數(shù)據(jù)處理能力所以其 被廣泛應(yīng)用于信號(hào)的處理和控制 等相關(guān)領(lǐng)域 ?；?FPGA 的數(shù)字電壓表由于測(cè)量精度高，速度快，讀數(shù)時(shí)也非常方便，抗干擾能力強(qiáng)，可擴(kuò)展性強(qiáng)等優(yōu)點(diǎn)已被廣泛應(yīng)用 于 電子和電工測(cè)量，工業(yè)自動(dòng)化儀表，自動(dòng)測(cè)量系統(tǒng)等領(lǐng)域，顯示出強(qiáng)大的生命力。 數(shù)字電壓表 簡(jiǎn)稱(chēng) DVM， 其在智能儀器的使用中是極其常見(jiàn)的 ， 它將測(cè)量技術(shù)、指標(biāo)數(shù)據(jù)化，把連續(xù)的輸入轉(zhuǎn)化為離散的數(shù)據(jù)量并加以顯示。 基于 FPGA的數(shù)字電壓表的設(shè)計(jì)與實(shí)現(xiàn) DESIGN AND IMPLEMENTATION OF DIGITAL VOLTAGE METER BASED ON FPGA 專(zhuān) 業(yè)： 電子信息工程 姓 名： 指 導(dǎo) 教 師： 申請(qǐng)學(xué)位級(jí)別： 學(xué) 士 論文提交日期： 學(xué)位授予單位： 摘 要 數(shù)字電壓表簡(jiǎn)稱(chēng) DVM， 是一種 通過(guò) 采用數(shù)字化測(cè)量技術(shù)，把連續(xù)的模擬量(直流輸入電壓 )轉(zhuǎn)換成 離散的、不連續(xù) 的數(shù)字形式 ， 并 將轉(zhuǎn)化結(jié)果 加以顯示的儀表。此種電子儀表能夠得以發(fā)展主要由以下兩 方面原因 ，一 是因?yàn)殡娮佑?jì)算機(jī)的普及 ， 電子化技術(shù)已經(jīng)從研究領(lǐng)域逐漸過(guò)渡到應(yīng)用領(lǐng)域，在生產(chǎn)生活的各項(xiàng)研究中實(shí)現(xiàn)數(shù)據(jù)化、理論化， 即 為了實(shí)現(xiàn)數(shù)據(jù)控制的實(shí)時(shí)性和數(shù)據(jù)處理的可靠性 ；另一方面，也是電子計(jì)算機(jī)的發(fā)展，帶動(dòng)了脈沖數(shù)字電路技術(shù)的進(jìn)步，為數(shù)字化儀表的出現(xiàn)提供了條件 [1]。 現(xiàn)在 數(shù)字電壓表已經(jīng) 慢慢的發(fā)展成為 便攜式數(shù)字測(cè)量?jī)x表中最 具有代表性 的測(cè)量?jī)x 器 之一 [3]。最近成功研制了一種高速數(shù)據(jù)采集系統(tǒng)，這種系統(tǒng)將 FPGA 與 AD 轉(zhuǎn)換器相結(jié)合， AD 轉(zhuǎn)換器的型號(hào)為ADC083000RB，具有 8 位雙 LVDS 分辨率 3GS/s，采樣頻率為 3GHz 帶寬，用于對(duì)超高速瞬態(tài)信號(hào)進(jìn)行計(jì)數(shù)。 數(shù)字式儀表是 一種 可以把 連續(xù)的被測(cè)量自動(dòng)地變成 不連續(xù) 的、用數(shù)字編碼方式 表示 的、并以十進(jìn)制數(shù)字 的形式 自動(dòng)顯示測(cè)量結(jié)果的測(cè)量?jī)x表。隨著精密電測(cè)量準(zhǔn)確度要求的越來(lái)越高 ，電壓表 的測(cè)量精度也在不斷的提高，測(cè)量位數(shù)的范圍也在不斷的拓展 ， 因此出現(xiàn)了一種以此為基礎(chǔ)的復(fù)合型原理的新型儀表。 天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 4 2 系統(tǒng)的軟件開(kāi)發(fā)環(huán)境 Xilinx 公司的 ISE 工具軟件 XILINX 公司 是全 世界 領(lǐng)先的 能都同 可編程邏輯完整解決方案的 廠家 ， 同時(shí)也 研發(fā)、制造并銷(xiāo)售應(yīng)用范圍 十分 廣泛的 軟件設(shè)計(jì)工具、高級(jí)集成電路還有 定義系統(tǒng)級(jí)功能的 IP(Intellectual Property)核， 從前到現(xiàn)在，一直為 FPGA 技術(shù)的發(fā)展做出了巨大的貢獻(xiàn) 。 綜合： ISE 的綜合工具不 僅 包含了 XILINX 自身提供的綜合工具 XST， 與此同時(shí) 還內(nèi)嵌 了 Mentor Graphics 公司的 Leonardo Spectrum 和 Synplicity 公司的 Synplify，實(shí)現(xiàn)無(wú)縫鏈接。 1988 年， Milstd454 規(guī)定所有為美國(guó)國(guó)防部設(shè)計(jì)的 ASIC 產(chǎn)品 一定要 采用 VHDL 來(lái)進(jìn)行描述。這樣，設(shè)計(jì)人員就 能花費(fèi)大量的時(shí)間與精力來(lái)進(jìn)行設(shè)計(jì)的構(gòu)思。 設(shè)計(jì)中用到的語(yǔ)言結(jié)構(gòu) LIBRARY IEEE。 天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 9 dati : in STD_lOGIC_VECTOR (7 downto 0)。 { 端口名 : 端口模式 數(shù)據(jù)類(lèi)型 } ) 。 type state is (s0， s1， s2， s3)。event and clk=39。 進(jìn) 程的特點(diǎn) PROCESS 為一無(wú)限循環(huán)語(yǔ)句 ； PROCESS 中的順序語(yǔ)句具有明顯的順序 /并行運(yùn)行雙重性 ； 進(jìn)程必須由敏感信號(hào)的變化來(lái)啟動(dòng) ； 進(jìn)程語(yǔ)句本身是并行語(yǔ)句； 信號(hào)是多個(gè)進(jìn)程間的通信線 ； 一個(gè)進(jìn)程中只允許描述對(duì)應(yīng)于一個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯； 語(yǔ)句 CASE 表達(dá)式 IS 天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 11 WHEN 選擇值或標(biāo)識(shí)符 = 順序語(yǔ)句 。amp。led_sta=s2。hexd=00000。 then clkcount=clkcount+1。 EDA 技術(shù)是 以 計(jì)算機(jī)、集成電路、電子系統(tǒng)的設(shè)計(jì) 為基礎(chǔ)逐漸 發(fā)展起來(lái)的，到現(xiàn)在 已有 30 多年的歷 史 。 尤其 是支持硬件描述語(yǔ)言的 EDA 工具的出現(xiàn)，使 得 復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化 也有可能實(shí)現(xiàn) ， 只要數(shù)字系統(tǒng)的行為用用硬件語(yǔ)言描述正確 ，就 能對(duì) 該數(shù)字系統(tǒng)的芯片 進(jìn)行 設(shè)計(jì)與制造。 其目的 主要是 為了可以讓 學(xué)生 充分 了解 EDA 的 基礎(chǔ)概念和基本原理 ， 掌握描述系統(tǒng)邏輯的方法 ， 進(jìn)行電子電路課程 時(shí)可以使用凹ID/ 5PGA 器件進(jìn)行 模擬仿真實(shí)驗(yàn) ， 并在作畢業(yè)設(shè)計(jì)時(shí) 進(jìn)行 簡(jiǎn)單 易操作的 電子系統(tǒng)的設(shè)計(jì) ， 既使實(shí)驗(yàn)設(shè)備或設(shè)計(jì)出的電子系統(tǒng)具有 可靠性高、比較經(jīng)濟(jì)、速度快 ， 實(shí)現(xiàn)比較容易 ， 便利的修改條件， 同時(shí) 又可大 大 地增強(qiáng)學(xué)生的實(shí)踐動(dòng)手能力，發(fā)掘?qū)W生的 創(chuàng)新能力和 提高學(xué)生的 計(jì)算機(jī)應(yīng)用能力 ， 為 以后的 工作打下基礎(chǔ)。這一判別是通過(guò)匹配濾波器的輸出顯示在輸人數(shù)據(jù)流中探調(diào)到特定的 碼序列 。傳統(tǒng)的 “固定功能集成塊十連線 ”的設(shè)計(jì)方法正逐步地退出歷史舞臺(tái)，而基于芯片的設(shè)計(jì)方法正成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流。從航空航天到數(shù)字信號(hào)處理，再到汽車(chē)家電等消費(fèi)領(lǐng)域，無(wú)處不見(jiàn) FPGA 的身影。 由于 CPLD／ FPGA 可以將 整個(gè)系統(tǒng) 在 同一芯片中 高集成下載 ， 體積將會(huì)大幅度減小 ， 方面對(duì)數(shù)據(jù)進(jìn)行管理和屏蔽 。 正是由于以上諸多優(yōu)點(diǎn)，可編程邏輯器件 CPLD／ FPGA 在我國(guó)已大量應(yīng)用到產(chǎn)品的研制和最終產(chǎn)品中，它們?cè)诮档彤a(chǎn)品成本的同時(shí)又極大地縮短了產(chǎn)品上市時(shí)間，可產(chǎn)生巨大的經(jīng)濟(jì)效益 [10]。 (3)FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。這些高密度、大容量的 FPGA 器件的出現(xiàn)，給現(xiàn)代電子系統(tǒng) (復(fù)雜系統(tǒng) )的設(shè)計(jì)與實(shí)現(xiàn)帶來(lái)天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 17 了巨大的幫助。 FPGA 的系統(tǒng)內(nèi)可重構(gòu)特性有著極其廣泛的應(yīng)用前景，近年來(lái)在通信、航天、計(jì)算機(jī)硬件系統(tǒng)、程序控制、數(shù)字系統(tǒng)的測(cè)試診斷等方面獲得了較好的應(yīng)用 [11]。但迄今為止，有關(guān) FPGA 的研究和開(kāi)發(fā)的大部分工作基本上都集中在數(shù)字邏輯電路上，在未來(lái)幾年里，這一局面將會(huì)有所改變，模擬電路及數(shù)模混合電路的可編程技術(shù)將得到發(fā)展 [3]。它包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、功能仿真、設(shè)計(jì)處理、時(shí)序仿真和器件編程及測(cè)試等七個(gè)步驟 [12]。 在設(shè)計(jì)處理過(guò)程中，編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件。 2. 高性能的內(nèi)部存儲(chǔ)器 SmartRAM 結(jié)構(gòu)，每個(gè)存儲(chǔ)器容量為 18Kb，并且是完全的雙口存儲(chǔ)器結(jié)構(gòu)。 8. 特有的配置數(shù)據(jù)三重加密技術(shù)，最大限度地保護(hù)了設(shè)計(jì)者的知識(shí)產(chǎn)權(quán) 。當(dāng)數(shù)碼管中的某個(gè)發(fā)光二極管導(dǎo)通的時(shí)候，相應(yīng)的一個(gè)字段便發(fā)光，不導(dǎo)通的則不發(fā)光。該器件包含兩個(gè)片上控制寄存器，這兩個(gè)寄存器控制軟件的啟動(dòng)，通過(guò)雙向并行串口斷電。引腳圖見(jiàn)圖33。、 10 ??? WRRDCS 4) 狀態(tài) s3：讀取數(shù)據(jù)線 D0~D7 上的數(shù)據(jù)，設(shè)置 。039。 when s1=cs = 39。now_state=s2。139。wr = 39。 when s4=cs = 39。 now_state=s2。 BCD 碼求和運(yùn)算需要進(jìn)行數(shù)據(jù)的調(diào)整。 上面給出的是兩個(gè) BCD 碼 0111(7)和 0101(5)的加法運(yùn)算，當(dāng)兩數(shù)之和大于1001(9)時(shí)，加 0110(6)進(jìn)行修正，得到 12 的 BCD 碼 0001 0010。這里將輸出的數(shù)字量的高 4 位和低4 位分別存放，可得到轉(zhuǎn)換數(shù)據(jù)與實(shí)際電壓值得對(duì)應(yīng)關(guān)系如表 41。wr = 39。 rd = 39。139。139。 wr = 39。039。 FPGA 控制部分的設(shè)計(jì)主要包括 以下 幾個(gè)部分：模數(shù)轉(zhuǎn)換控制模塊實(shí)現(xiàn)TLV571 的啟動(dòng)及轉(zhuǎn)換數(shù)據(jù)讀取；數(shù)據(jù)處理模塊實(shí)現(xiàn) TVL571 數(shù)字量對(duì)應(yīng) BCD 碼的變換和處理；顯示控制模塊實(shí)現(xiàn) LED 段碼的產(chǎn)生。需要完成 TLV571 的初始化， A/D 轉(zhuǎn)換的啟動(dòng)、轉(zhuǎn)換狀態(tài)的讀取、數(shù)據(jù)的讀取和數(shù)據(jù)鎖存等功能。 TLV571 可以支持 的電壓。 7 段 LED 顯示模塊可以分為共陰極和共陽(yáng)極兩種，本設(shè)計(jì)所用到的 LED 類(lèi)型為共陽(yáng)極。 定義一個(gè)輸出量 CPLD_E:out STD_LOGIC_VECTOR (1 downto 0)。 3. 專(zhuān)用的 18 位 *18 位乘法器模塊和超前進(jìn)位邏輯鏈構(gòu)成了高性能的算術(shù)處天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 20 理功能。由于不同器件的內(nèi)部延時(shí)不一樣，不天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 19 同的布局布線方案也給延時(shí)造成不同的影響，因此在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能，以及檢查和消除竟?fàn)幟半U(xiǎn)等是非常有必要的。 一般采用自上而下的設(shè)計(jì)方法 ，也可采用傳統(tǒng)的自下而上的設(shè)計(jì)方法。比如在數(shù)據(jù)通信和圖像處理這樣的應(yīng)用中，需要強(qiáng)大的處理能力，由于成本、系統(tǒng)功耗和面市時(shí)間等原因，許多通訊、視頻和圖像系統(tǒng)已無(wú)法簡(jiǎn)單地用現(xiàn)有 DSP 處理器來(lái)實(shí)現(xiàn)，當(dāng)最快的數(shù)字信號(hào)處理器仍無(wú)法達(dá)到速度要求時(shí)，唯一的選擇是增加處理器的數(shù)目，或采用客戶定制的門(mén)陣列產(chǎn)品。 FPGA 器件作為電子系統(tǒng)的重要組成部分，也不可避免地向 的標(biāo)準(zhǔn)靠