fpga的uart完整設(shè)計(jì)(完整版)
【正文】 e4), .clk_enable (clk_enable) )。//并行數(shù)據(jù)輸入output send,cs,ks。 wire clk_enable。這樣在提高設(shè)計(jì)效率的同時(shí)又提高了設(shè)計(jì)質(zhì)量，是目前復(fù)雜數(shù)字系統(tǒng)實(shí)現(xiàn)的主要手段，也是本文設(shè)計(jì)思想的基礎(chǔ)。 電子科技大學(xué)成都學(xué)院畢業(yè)設(shè)計(jì)論文第三章UART設(shè)計(jì) UART的幀格式 在 UART 中，數(shù)據(jù)位是以字符為傳送單位，數(shù)據(jù)的前、后要有起始位、停止位，另外可以在停止位的前面加上一個(gè)比特(bit)的校驗(yàn)位。其系統(tǒng)模塊可劃分為4個(gè)部分，如波特發(fā)生器，控制器，接收器，發(fā)送器，如圖33所示：readsendclear_check read send Clr3 clr4 ks cs Data_inData_out clear Read_enable send_enable counters countersreset Counters(control) state T1 clk_enable Clk_clearClk(波特發(fā)生器) clk 圖33uart結(jié)構(gòu)圖 Read:串行輸入 send:串行輸出 Data_in:并行輸入 data_out:并行輸出 Cs:通知cpu接收數(shù)據(jù)位 ks:通知cpu發(fā)送準(zhǔn)備位 Reset:重啟輸入 state:uart狀態(tài)輸入 Clk:48M時(shí)鐘輸入`timescale 1ns/1nsmodule gs_opt(input wire read,input wire clk,input wire reset,input wire state,input wire [7:0] dat_in, output wire send,output wire cs,output wire ks,output wire [7:0] dat_out )。wire [7:0] counters。//send為串行輸出，cs為通知cpu接收數(shù)據(jù)位,ks為發(fā)送準(zhǔn)備位output[7:0] dat_out。endmodule/////////////////////////////////////////////////////////////////////////////////////////////////////////////////////// 發(fā)送器實(shí)現(xiàn)的功能是將輸入的8位并行數(shù)據(jù)變?yōu)榇袛?shù)據(jù)，同時(shí)在數(shù)據(jù)頭部加起始位，在數(shù)據(jù)位尾部加奇偶校驗(yàn)位和停止位。④ 發(fā)送校 驗(yàn) 位:該位一般用來(lái)判斷接收的數(shù)據(jù)位有無(wú)錯(cuò)誤，常用的校驗(yàn)方法是奇偶校驗(yàn)法。output cs,clear3,clk_enable3。 end else begin clear3=1。 end else if (counters==839。 parity_check_result=parity_check_result + read。b10001000) //8 begin data_out[0]=read。b10101010) //01給cpu發(fā)送接收信號(hào) begin cs=(cs1 amp。 end else clear1=0。② 數(shù)據(jù)接收 :該狀態(tài)下，每間隔16位倍頻采樣一位 串行數(shù)據(jù)，接收8位異步數(shù)據(jù)并進(jìn)行串/并轉(zhuǎn)換。output send,clk_enable4,clear4。 !reset)//當(dāng)send_enable為高電平時(shí)為發(fā)送操作狀態(tài) begin clk_enable4=1。 end else if(counters==839。 parity_result=parity_result + date_s[0]。b01100000)//6 begin send=date_s[5]。 end else if(counters==839。 parity_result) ? 1:0。//程序計(jì)數(shù)寄存器input clk,state,t1,read,reset,clear。 end else begin send_enable=0。 else counters=counters + 1。//output[8:0] counter1。 t1=t1。b00000000。reg[7:0] counter1。b00000000。 read_enable=0。output read_enable,send_enable。b00000000) begin send=1。 end else if(counters==839。 end else if(counters==839。b01000000)//4 begin send=date_s[3]。 parity_result=parity_result + date_s[0]。 end else begin clear4=1。//jiawire clear。③ 奇偶校驗(yàn) :該狀態(tài)實(shí)現(xiàn)
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