fpga的uart完整設(shè)計(jì)(已修改)
2025-01-28 02:59 本頁(yè)面
【正文】 電子科技大學(xué)成都學(xué)院畢業(yè)設(shè)計(jì)論文第三章UART設(shè)計(jì) UART的幀格式 在 UART 中，數(shù)據(jù)位是以字符為傳送單位，數(shù)據(jù)的前、后要有起始位、停止位，另外可以在停止位的前面加上一個(gè)比特(bit)的校驗(yàn)位。其幀格式如圖所示。 數(shù)據(jù)位 起始位 D0 D1 D2 D3 —————— D7 校驗(yàn)位 停止位 以9600波特率接收或發(fā)送，每一位時(shí)間為 1/9600秒，或48MHZ晶振5000次計(jì)數(shù) 圖3_1數(shù)據(jù)幀格式 文章 通 過(guò) 分析UART的功能，利用有限狀態(tài)機(jī)來(lái)描述UART核心控制邏輯的方法，將其核心功能集成，從而使整個(gè)設(shè)計(jì)更加穩(wěn)定、可靠?；镜腢ART通信只需要兩條信號(hào)線就可以完成數(shù)據(jù)的相互通信。UART的功能模塊如圖3_2所示。 波特發(fā)生器 Uart控制器 接收模塊 發(fā)送模塊 對(duì)象模塊圖3_2UART的功能模塊圖 17 UART模塊在大規(guī)模電路的設(shè)計(jì)中，廣泛采用層次化，結(jié)構(gòu)化的設(shè)計(jì)方法。它將一個(gè)完整的硬件設(shè)計(jì)任務(wù)從系統(tǒng)級(jí)開始，劃分為若干個(gè)可操作的模塊，編制出相應(yīng)的模型并進(jìn)行仿真驗(yàn)證，最后在系統(tǒng)級(jí)上進(jìn)行組合。這樣在提高設(shè)計(jì)效率的同時(shí)又提高了設(shè)計(jì)質(zhì)量，是目前復(fù)雜數(shù)字系統(tǒng)實(shí)現(xiàn)的主要手段，也是本文設(shè)計(jì)思想的基礎(chǔ)。其系統(tǒng)模塊可劃分為4個(gè)部分，如波特發(fā)生器，控制器，接收器，發(fā)送器，如圖33所示：readsendclear_check read send Clr3 clr4 ks cs Data_inData_out clear Read_enable send_enable counters countersreset Counters(control) state T1 clk_enable Clk_clearClk(波特發(fā)生器) clk 圖33uart結(jié)構(gòu)圖 Read:串行輸入 send:串行輸出 Data_in:并行輸入 data_out:并行輸出 Cs:通知cpu接收數(shù)據(jù)位 ks:通知cpu發(fā)送準(zhǔn)備位 Reset:重啟輸入 state:uart狀態(tài)輸入 Clk:48M時(shí)鐘輸入`timescale 1ns/1nsmodule gs_opt(input wire read,input wire clk,input wire reset,input wire state,input wire [7:0] dat_in, output wire send,output wire cs,output wire ks,output wire [7:0] dat_out )。wire send_enable。 wire read_enable。 wire clk_enable3。wire clk_enable4。 wire clear3 。 wire clear4 。 wire clk_enable。wire [7:0] counters。 wire clear 。 wire t1。 /*read,send,cs,ks,reset,state,clk,dat_in,dat_out)。 //module uart(read,send,cs,ks,reset,state,clk,dat_in,dat_out)。input read,clk,reset,state。//read為串行輸入，clk為時(shí)鐘輸入50MHZ，reset為重啟鍵input[7:0] dat_in。//并行數(shù)據(jù)輸入output send,cs,ks。//send為串行輸出，cs為通知cpu接收數(shù)據(jù)位,ks為發(fā)送準(zhǔn)備位output[7:0] dat_out。//并行數(shù)據(jù)輸出wire clear,clk_enable,read_enable,clear3,send_enable,clear4,t1。wire[7:0] counters,dat_in。*/rxd u1 ( .dat_out (dat_out) , .cs (cs) , .read (read) , .reset (reset) , .clk_enable3 (clk_enable3) , .clk (clk) , .read_enable (read_enable) , .clear3 (clear3) , .counters (counters) )。 //接收數(shù)據(jù)module txd u2 ( .dat_in (dat_in), .ks (ks), .send (send), .reset (reset), .clk_enable4 (clk_enable4), .clk (clk), .send_enable (send_enable), .clear4 (clear4), .counters( counters) )。//發(fā)送數(shù)據(jù)module clk_bau u3 (
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