基于fpga的時鐘提取電路的設計(已修改)
2025-06-30 15:43 本頁面
【正文】 課 程 設 計 說 明 書課程名稱：EDA技術課程設計題 目：基于FPGA的時鐘提取電路的設計學 院：后備軍官學院專 業(yè)：信息工程年 級：2010級學 生：張成良學 號：362010080609128指導教師：卿朝進完成日期：2013年7月 7日基于FPGA的時鐘提取電路的設計摘 要：在數(shù)字通信系統(tǒng)中，同步技術是非常重要的，而位同步是最基本的同步。位同步時鐘信號不僅用于監(jiān)測輸入碼元信號，確保收發(fā)同步，而且在獲取禎同步、群同步及對接收的數(shù)字碼元進行各種處理的過程中，也為系統(tǒng)提供了一個基準的同步時鐘。 隨著可編程器件容量的增加，設計師傾向于把位同步電路設計在CPLD/FPGA芯片內部。因此，本文采用Quartus II軟件設計了一種新型的位同步提取電路，對電路進行了仿真試驗，并使用Altera的ACEX 1K系列FPGA芯片EP1K10TC100_3予以實現(xiàn)。關鍵詞：時鐘提取，同步，F(xiàn)PGAAbstract：In digital munication systems, synchronization is very important, bit synchronization is the most basic synchronization. Bit synchronization clock signal is not only used to monitor the input symbol signal, to ensure the transceiver synchronization and frame synchronization in the acquisition, synchronization and the group receiving the digital code element to the process of treatment and also provide the system with a benchmark of the synchronous clock . With the increased capacity programmable devices, designers tend to bit synchronization circuit in the CPLD / FPGA chip. Therefore, the use Quartus II design software, a new bit synchronization extraction circuit, the circuit is simulated by puter and use Altera39。s ACEX 1K series FPGA chip EP1K10TC100_3 be achieved.Keywords：Clock Extraction，Synchronization，F(xiàn)PGA 目 錄1 前言 1 設計背景 1 FPGA技術簡介 1 Quartus簡介 2 必備條件 22 總體方案設計 3 方案比較 3 方案一: 基于超前滯后型鎖相環(huán)的位同步提取電路 3 方案二：采用跳變沿捕捉和計數(shù)器結構的位同步電路 4 方案三：硬件開環(huán)位同步電路 FPGA的實現(xiàn) 5 方案論證 5 方案選擇 63 單元模塊設計 6 各單元模塊功能介紹及電路設計 6 跳變沿捕捉模塊設計 6 狀態(tài)寄存器模塊設計 7 可控計數(shù)器模塊設計 8 整體電路模塊設計 10 供電電路 11 有源晶振電路 12 JTAG下載電路 12 FPGA器件選擇 13 ACEX 1K器件 13 配置器件選擇 134 系統(tǒng)調試 14 調試環(huán)境 14 硬件調試 14 硬件配置電路 14 硬件配置和調試 15 系統(tǒng)能實現(xiàn)的功能 155 總結與體會 176 謝辭（致謝） 18參考文獻 19附錄 201 前言 設計背景現(xiàn)代通信系統(tǒng)中異步串行數(shù)據進行發(fā)送和接收，就必須使其接收與發(fā)送的碼元同步，位同步時鐘信號不僅可用來對輸入碼元進行檢測以保證收發(fā)同步，而且在對接收的數(shù)字碼元進行誤碼率測試及各種處理過程中，也可以為系統(tǒng)提供一個基準的同步時鐘。本文介紹的位同步時鐘的提取方案，原理簡單且同步速度較快。整個系統(tǒng)采用VerilogHDL語言編寫，并可以在FPGA上實現(xiàn)。 FPGA技術簡介FPGA（Field Programmable Gate Array）即現(xiàn)場可編程門陣列，它是在可編程陣列邏輯PAL(Programmable Array Logic)、門陣列邏輯GAL(Gate Array Logic)、可編程邏輯器件PLD(Programmable Logic Device)等可編程器件的基礎上進一步發(fā)展的產物。它是作為專用集成電路ASIC（Application Specific Integrated Circuit）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA能完成任何數(shù)字器件的功能，上至高性能CPU,下至簡單的74系列電路，都可以用FPGA來實現(xiàn)。工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由設計一個數(shù)字系統(tǒng)。通過軟件仿真，我們可以事先驗證設計的正確性。在PCB完成以后，還可以利用FPGA的在線修改能力，隨時修改設計而不必改動硬件電路。使用FPGA來開發(fā)數(shù)字電路，可以大大縮短設計時間，減少PCB面積，提高系統(tǒng)的可行性。LUT查找表DQSETCLRQ輸入變量輸出圖1 FP
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