【正文】 本文由囩惔風(fēng)輕貢獻(xiàn) doc文檔可能在WAP端瀏覽體驗不佳。建議您優(yōu)先選擇TXT，或下載源文件到本機(jī)查看。 哈爾濱工程大學(xué)本科生畢業(yè)論文 第1章 緒論 本章介紹了論文的研究背景、目的和意義，并對國內(nèi)外頻率合成技術(shù)的 發(fā)展和動向做了簡要綜述，最后介紹了本論文的研究內(nèi)容安排。 研究背景及意義 隨著信號處理技術(shù)的飛速發(fā)展，高速信號處理已逐漸成為了信號處理領(lǐng) 域的研究熱點。而作為高速信號處理系統(tǒng)中的一個重要組成部分，時鐘源(頻 通信、 測試儀器等電子系統(tǒng)實現(xiàn)高性能指標(biāo)的關(guān)鍵。 因此， 率源)已成為雷達(dá)、 如何設(shè)計出一個高效、高穩(wěn)定性的時鐘子系統(tǒng)成為一個頭等重要的問題[1]。 該課題主要針對高速信號處理領(lǐng)域中，系統(tǒng)所需的高性能穩(wěn)定的高速時 鐘電路的設(shè)計進(jìn)行研究。在不同的系統(tǒng)中，根據(jù)系統(tǒng)設(shè)計指標(biāo)的要求不同， 時鐘電路所提供的時鐘頻率也不同。 對現(xiàn)代無線通信來說，將晶體振蕩器的高頻率穩(wěn)定性與 LC 振蕩器的寬 可調(diào)性結(jié)合起來的方法是必要的。在頻率合成中我們找到了這兩種性能。頻 率合成是從一個單一頻率的低頻晶體振蕩器中產(chǎn)生多種特別精確頻率的一種 方法。在大多數(shù)接收機(jī)、發(fā)射機(jī)、收發(fā)報機(jī)和測試設(shè)備中，頻率合成是產(chǎn)生 各種頻率的主要技術(shù)。到目前為止，最普遍的頻率合成方法是利用鎖相環(huán)技 術(shù)（PLL）[2]。ADF43607 是 ADI 公司 2004 年推出的一款低功耗的 PLL 芯 片，具有很寬的工作頻帶，輸出頻率范圍為 350~1800MHz，且其內(nèi)部集成了 VCO，由外部電感值設(shè)定不同的工作頻段，方便了鎖相環(huán)路的設(shè)計。 本項目利用 CPLD 為高速時鐘電路提供可編程配置，控制 PLL 芯片 ADF43607，使高速時鐘電路具有較寬的時鐘輸出頻率范圍。 頻率合成技術(shù)的研究現(xiàn)狀 頻率合成器是電子系統(tǒng)的心臟，是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備，隨著 通信、數(shù)字電視、衛(wèi)星定位、航空航天、雷達(dá)和電子對抗等技術(shù)的發(fā)展，對 頻率合成器提出了越來越高的要求。頻率合成技術(shù)是將一個或多個高穩(wěn)定、 1 哈爾濱工程大學(xué)本科生畢業(yè)論文 高精確度的標(biāo)準(zhǔn)頻率經(jīng)過一定變換，產(chǎn)生同樣高穩(wěn)定度和精確度的大量離散 頻率的技術(shù)。頻率合成理論自 20 世紀(jì) 30 年代提出以來，已取得了迅速的發(fā) 展，逐漸形成了目前的 4 種技術(shù)：直接頻率合成技術(shù)、鎖相頻率合成技術(shù)、 直接數(shù)字式頻率合成技術(shù)和混合式頻率合成技術(shù)。 直接式頻率合成器是最先出現(xiàn)的一種合成器類型的頻率信號源。這種頻率合 成器原理簡單，易于實現(xiàn)。直接模擬式頻率合成器是由一個高穩(wěn)定、高純度 的晶體參考頻率源，通過倍頻器、分頻器、混頻器，對頻率進(jìn)行加、減、乘、 除運算，得到各種所需頻率。直接合成法的優(yōu)點是頻率轉(zhuǎn)換時間短，并能產(chǎn) 生任意小的頻率增量。但用這種方法合成的頻率范圍將受到限制。更重要的 是，直接模擬式頻率合成器不能實現(xiàn)單片集成，而且輸出端的諧波、噪聲及 寄生頻率難以抑制。因此，直接模擬式頻率合成器已逐漸被鎖相式頻率合成 器、直接數(shù)字式頻率合成器取代。 鎖相式頻率合成器是采用鎖相環(huán)（PLL）進(jìn)行頻率合成的一種頻率合成 器。 它是目前頻率合成器的主流， 可分為整數(shù)頻率合成器和分?jǐn)?shù)頻率合成器。 在壓控振蕩器與鑒相器之間的鎖相環(huán)反饋回路上增加整數(shù)分頻器，就形成了 一個整數(shù)頻率合成器。通過改變分頻系數(shù)，壓控振蕩器就可以產(chǎn)生不同頻率 的輸出信號，其頻率是參考信號頻率的整數(shù)倍，因此稱為整數(shù)頻率合成器。 輸出信號之間的最小頻率間隔等于參考信號的頻率，而這一點也正是整數(shù)頻 率合成器的局限所在。 由于單環(huán) PLL 頻率合成器難于同時滿足合成器在頻帶 寬度、頻率分辨率和頻率轉(zhuǎn)換時間等多方面的性能要求，因此，現(xiàn)代通信與 電子設(shè)備中采用多環(huán) PLL 頻率合成器、 吞除脈沖式鎖相環(huán)頻率合成器或鎖相 環(huán)分?jǐn)?shù)頻率合成器。在多環(huán)頻率合成器中，使用多個鎖相環(huán)路。如在三環(huán)鎖 相頻率合成器中，高位環(huán)提供頻率間隔較大的較高頻率輸出，低位環(huán)提供頻 率間隔較小的較低頻率輸出，加法環(huán)將前兩部分加起來，從而獲得既有較高 的工作頻率，頻率分辨率也很高，又能快速轉(zhuǎn)換頻率的合成信號輸出。在實 際應(yīng)用中，特別是在超高頻工作情況下，為獲得較大范圍的頻率選擇（較多 的頻率數(shù)）和較小的步進(jìn)頻率，多采用吞除脈沖式鎖相環(huán)頻率合成器。 2 哈爾濱工程大學(xué)本科生畢業(yè)論文 直接數(shù)字頻率合成（DDS）技術(shù)是 20 世紀(jì) 80 年代末，隨著數(shù)字集成電 路和微電子技術(shù)的發(fā)展出現(xiàn)的一種新的數(shù)字頻率合成技術(shù)，它從相位量化的 概念出發(fā)進(jìn)行頻率合成。DDS 技術(shù)與傳統(tǒng)的頻率合成技術(shù)相比，具有頻率分 辨率高、相位噪聲小、穩(wěn)定度高、易于調(diào)整及控制靈活等優(yōu)點。盡管 DDS 技術(shù)有很多優(yōu)點， 但它也并不十分完美。 其主要不足是合成信號的頻率較低、 頻譜不純。 PLL 技術(shù)具有高頻率、 寬帶、 頻譜質(zhì)量好等優(yōu)點， 但其頻率轉(zhuǎn)換速度低。 DDS 技術(shù)則具有高速頻率轉(zhuǎn)換能力、高度的頻率和相位分辨能力，但目前尚不能 做到寬帶，頻譜純度也不如 PLL。混合式頻率合成技術(shù)利用這兩種技術(shù)各自 的優(yōu)點，將兩者結(jié)合起來，其基本思想是利用 DDS 的高分辨率來解決 PLL 中頻率分辨率和頻率轉(zhuǎn)換時間的矛盾。通常有 DDS 激勵 PLL 和 DDS 附加 PLL 兩種基本方案。在 DDS 激勵 PLL 方案中，使 DDS 在某個頻率附近產(chǎn)生 精細(xì)的頻率步進(jìn)， 并且 DDS 的輸出作為 PLL 的標(biāo)準(zhǔn)輸入信號， 同時將 PLL 設(shè)計成倍頻環(huán)， DDS 產(chǎn)生的信號倍頻到所需的頻率范圍內(nèi)。 將 通過采用高的 鑒相頻率（DDS 的輸出頻率）來提高 PLL 的轉(zhuǎn)換速度，并利用 DDS 的高分 辨率來保證小頻率間隔。 DDS 附加 PLL 方案是在環(huán)路中插入混頻器，使 DDS 和 PLL 的輸出相加，為了使 PLL 具有很小的頻率轉(zhuǎn)換時間，PLL 可采用高 鑒相頻率，而 DDS 小的頻率間隔則可保證輸出頻率的精細(xì)變化。 早期的頻率合成器主要由分立元器件來實現(xiàn)。80 年代以來，微電子技術(shù) 和計算機(jī)技術(shù)的飛速發(fā)展，使得頻率合成器趨于全集成化，所有電路都集成 在一塊芯片上。頻率合成器的發(fā)展趨勢是頻率更高、系統(tǒng)功能更強(qiáng)、制作工 藝更先進(jìn)、集成度更高、成本更低、系列品種更加完善。雙環(huán)或多環(huán)鎖相式 頻率合成器、DDS 與鎖相式混合的頻率合成器已經(jīng)實現(xiàn)單片集成。頻率合成 器已經(jīng)與通信系統(tǒng)收發(fā)信機(jī)的射頻電路集成在一起，形成了集接收機(jī)、發(fā)射 機(jī)、頻率合成器于一體的 SOC 芯片[3,4]。 3 哈爾濱工程大學(xué)本科生畢業(yè)論文 研究內(nèi)容及章節(jié)安排 本 設(shè) 計 的 主 要 工 作 是 利 用 CPLD 芯 片 EPM240T100 對 PLL 芯 片 ADF43607 進(jìn)行配置，使它輸出理想的波形。運用 Altium Designer 軟件 進(jìn)行電路原理圖和 PCB 的設(shè)計。運用 VHDL 語言，使用 Quartus II 軟件對 CPLD 進(jìn)行編程。最終實現(xiàn)一個高速時鐘電路。為達(dá)到這一目的，本設(shè)計主 要完成了以下工作： 鎖相式頻率合成器工作原理研究； CPLD 芯片 EPM240T100 的使用方法研究， 以及 PLL 芯片 ADF43607 的工作原理和操作方法研究； 硬件系統(tǒng)原理設(shè)計、硬件開發(fā)流程研究； 了解硬件描述語言的特點以及開發(fā)流程，學(xué)習(xí)使用 VHDL 語言為 CPLD 編程，掌握 Quartus II 軟件的功能以及具體的使用方法； ADF43607 配置程序的編寫； 軟件的仿真和調(diào)試、硬件系統(tǒng)調(diào)試以及系統(tǒng)的整體調(diào)試，系統(tǒng)性能 的測試和分析。 具體章節(jié)的內(nèi)容安排如下： 第 1 章 簡單介紹了課題的研究背景， 研究目的和意義， 以及頻率合成技 術(shù)的興起和研究現(xiàn)狀； 第 2 章 介紹了鎖相式頻率合成技術(shù)的原理以及 PLL 芯片 ADF43607 的 工作原理和使用方法； 第 3 章 介紹了基于 CPLD 的高速時鐘電路的系統(tǒng)整體方案以及各個硬件 模塊設(shè)計方案的提出和修正，各個主要模塊核心器件的選擇以及硬件設(shè)計方 法； 第 4 章 介紹了硬件描述語言 HDL 的概念以及發(fā)展，介紹了目前應(yīng)用最 廣泛的兩種硬件描述語言 VHDL 和 Verilog HDL 的特點，并且對二者的優(yōu)勢 和劣勢進(jìn)行了對比。介紹了基于 CPLD 的高速時鐘電路軟件設(shè)計的具體流程 以及操作方法； 第 5 章 分別對系統(tǒng)的軟硬件部分進(jìn)行了調(diào)試， 調(diào)試無誤后進(jìn)行了系統(tǒng)的 4 哈爾濱工程大學(xué)本科生畢業(yè)論文 整體調(diào)試。對系統(tǒng)的輸出信號進(jìn)行了測試，并且對其進(jìn)行分析。 5 哈爾濱工程大學(xué)本科生畢業(yè)論文 第2章 鎖相式頻率合成技術(shù)及ADF43607 頻率合成部分是高速時鐘電路系統(tǒng)中的關(guān)鍵，本章主要介紹了鎖相式頻 率合成技術(shù)的原理，并且介紹了一款典型的 PLL 芯片 ADF43607 的工作原 理。 鎖相式頻率合成技術(shù) 鎖相技術(shù)是一種相位負(fù)反饋技術(shù)，它是通過比較參考振蕩的輸出信號與 VCO(壓控振蕩器)輸出信號分頻后的相位。取出與這兩個信號的相位差成正 比的電壓作為誤差電壓來控制 VCO 的頻率，達(dá)到使其與輸入信號頻率相等 的目的。其中，鑒相器比較兩輸入信號的相位，將差值轉(zhuǎn)換成電壓輸出。低 通濾波器濾除鑒相器輸出電壓中的高頻成分和噪聲，取出平均分量去控制 VCO 的頻率。VCO 是頻率受電壓控制的振蕩器，理想的頻率受控特性應(yīng)為 線性的。它的輸出分頻后送到鑒相器的已輸入端，提供負(fù)反饋。 圖 是鎖相式整數(shù)頻率合成器的原理框圖。 fR fr fV 圖 鎖相式整數(shù)頻率合成器原理框圖 Ve fo 圖 中， VCO 的輸出端和鑒相器的輸入端之間的反饋回路中加入了 在 一個 247。 N 的可變分頻器。高穩(wěn)定度的參考振蕩器信號 f R 經(jīng) R 次分頻后，得 到頻率為 f r 的參考脈沖信號。同時，壓控振蕩器的輸出經(jīng) N 次分頻后，得到 頻率為 fV 的脈沖信號，兩個脈沖信號在鑒頻鑒相