【正文】 器采用兩個不同的分頻模數(shù) P 和 P+ 1，雙模分 頻器的輸出同時驅(qū)動兩個可編程分頻器，它們分別預(yù)置在 A 和 B (A B ) ， 并進(jìn)行減計(jì)數(shù)， 在除 A 和除 B 分頻器未計(jì)數(shù)到零時， 模式控制電平為高電平， 在輸入 A ( P + 1)個周期之后，除 A 寄存器計(jì)數(shù)到零，則模式控制電平變?yōu)榈?電平，控制 P + 1 分頻器的與門使其停止計(jì)數(shù)，此時，除 B 寄存器還有 B A 個數(shù)，雙模分頻器的模數(shù)變?yōu)?P，再經(jīng)過 P (B A )個周期，除 B 分頻器計(jì)數(shù) 到零，輸出低電平，再將兩計(jì)數(shù)器重新置為 A 和 B，同時將模式控制恢復(fù)為 高電平。通過這一完整的周期，合成器的分頻比為 N = ( P + 1) A+ P (B A ) = PB + A。則雙模分頻器輸出的頻率為 f PDF (鑒相頻率)，如下式所示[2]： f o = N f PDF = ( BP + A) f PDF = [( B A) P + A( P + 1)] f PDF () ADF4360 7 芯片提供 8 /9 或 16 /17 兩種計(jì)數(shù)模式，一般情況下，當(dāng)輸出 24 哈爾濱工程大學(xué)本科生畢業(yè)論文 頻率較高的時候選用 16 /17 計(jì)數(shù)器,輸出頻率較低的選用 8 /9 計(jì)數(shù)器。f o 進(jìn)行 A 次( P+1)分頻和(NA )次 P 分頻，最終輸出為： f o = ( BP + A) fi / R () 在 ADF43607 中預(yù)置數(shù)的范圍為 3～8191，A 預(yù)置數(shù)的范圍為 0～31，其分 頻比可以通過 A 和 B 寄存器的值設(shè)定，由 ADF43607 的芯片資料可知，在 設(shè)置寄存器參數(shù)時,必需滿足 B ≥A 且有 N ≥(P 2 P) [14]。 軟件設(shè)計(jì)流程 配置模塊的生成 根據(jù)該芯片的配置時序以及上述公式，選擇參考時鐘為 10MHz，最終輸 出 200MHz，按公式計(jì)算出各個參數(shù)后，通過對 R、C、N 三個寄存器寫 24bit 控制字即可完成配置。由于該系統(tǒng)中 CN = 10 F ，因此 C 寄存器和 N 寄存器 之間的時間間隔 T 必須滿足 T ≥ 10ms 。 首先，新建一個工程，保存后在這個工程里新建一個 VHDL 文件，根據(jù) 上述要求并參照 ADF43607 的相關(guān)資料編寫出 ADF43607 配置模塊的 VHDL 程序。 VHDL 程序編寫完成后，生成對應(yīng)的元件符號。圖 即為生成的 ADF43607 的配置模塊。 圖 ADF43607 配置模塊 ADF43607 配置模塊的程序流程圖如圖 所示。 25 哈爾濱工程大學(xué)本科生畢業(yè)論文 圖 ADF43607 配置模塊程序流程圖 圖表文件的生成 生成配置模塊后，新建一個圖表文件，將配置模塊放置在圖表文件中， 并連接相應(yīng)的輸入、輸出端，如圖 所示。 圖 圖表文件內(nèi)部連接 26 哈爾濱工程大學(xué)本科生畢業(yè)論文 創(chuàng)建波形文件 圖表文件配置完成后，新建一個波形文件，導(dǎo)入相應(yīng)的輸入、輸出端， 設(shè)定好各個時間參數(shù)，配置各個輸入端，如圖 所示。 圖 波形文件 若編譯無誤，進(jìn)行仿真后便可以得出仿真的波形結(jié)果。具體仿真結(jié)果將 在下一章介紹。 管腳配置 軟件仿真無誤后，便可以將各輸入、輸出端口配置到 CPLD 的實(shí)際管腳 上。管腳配置界面如圖 所示。 配置好管腳便可以將程序下載到 CPLD 芯片中了。 圖 引腳配置界面圖 27 哈爾濱工程大學(xué)本科生畢業(yè)論文 本章小結(jié) 本章首先介紹了硬件描述語言，之后對目前最常用的兩種硬件描述語言 VHDL 語言和 Verilog HDL 語言的特點(diǎn)進(jìn)行了分析和對比，了解這些有助于 軟件部分的順利完成。其后介紹了軟件部分的設(shè)計(jì)流程，主要是 ADF43607 配置程序的編寫。由于時間關(guān)系，按鍵、發(fā)光二極管等擴(kuò)展模塊都沒有用到。 另外，配置模塊發(fā)送的數(shù)據(jù)只能預(yù)先設(shè)定，不能由外部輸入，使得整個系統(tǒng) 使用起來方便性降低。完成了軟件設(shè)計(jì)，便可以進(jìn)行下一步，開展系統(tǒng)調(diào)試 了。 28 哈爾濱工程大學(xué)本科生畢業(yè)論文 第5章 硬件調(diào)試 系統(tǒng)調(diào)試及性能分析 PCB 板制作完成后便對其進(jìn)行了焊接，因?yàn)殡娫葱酒?LT1764 的 PCB 封 裝畫反了，所以焊接的時候是反過來焊的。焊接結(jié)束便對其進(jìn)行了測試。 經(jīng)檢測，電路板焊接無誤，沒有虛焊或短路的現(xiàn)象。撥碼開關(guān)可正常工 作，晶振也可以正常起振。程序也可以正常下載。 軟件調(diào)試 軟件調(diào)試主要是通過觀察仿真波形完成。 圖 為 R、C、N 三個寄存器的輸出結(jié)果，三個窄脈沖分別為配置 R、 C、N 三個寄存器的串行輸出數(shù)據(jù)，為了保證 C 寄存器和 N 寄存器之間的時 間間隔 T 必須滿足 T ≥ 10ms ，因此仿真時間相對加長，保證三個脈沖都能出 現(xiàn)。 圖 R、C、N 三個寄存器輸出時序結(jié)果 圖 分別將其中 R、C、N 寄存器的串行輸出結(jié)果放大顯示，可 看出 24bit 輸出數(shù)據(jù)通過 spi_out 對器件進(jìn)行配置。 將仿真結(jié)果與 ADF43607 的控制時序要求進(jìn)行比較，確定達(dá)到了要求， 可以正常配置 ADF43607。 29 哈爾濱工程大學(xué)本科生畢業(yè)論文 圖 R 寄存器配置數(shù)據(jù)輸出結(jié)果 圖 C 寄存器配置數(shù)據(jù)輸出結(jié)果 圖 N 寄存器配置數(shù)據(jù)輸出結(jié)果 軟硬件聯(lián)合調(diào)試 硬件調(diào)試、軟件調(diào)試都完成后，開始進(jìn)行軟硬件聯(lián)合調(diào)試。 首先，將程序下載到 CPLD 中，然后對輸出進(jìn)行測量。 30 哈爾濱工程大學(xué)本科生畢業(yè)論文 輸出頻率測試 根據(jù)系統(tǒng)指標(biāo)要求，其輸出頻率范圍至少在 400MHz—，因此對 ADF43607 芯片的輸出頻率進(jìn)行了測量。采用頻譜分析儀（Agilent E4402B） 對輸出時鐘特性進(jìn)行了測試，該芯片的實(shí)際輸出頻率范圍可以達(dá)到 350MHz—，滿足系統(tǒng)要求的時鐘頻率輸出范圍。下面給出部分頻率 點(diǎn)在輸出功率為 0dBm 時的時鐘輸出測試結(jié)果，分辨率帶寬為 1MHz，如圖 所示。 由測試結(jié)果可以看出，高速時鐘電路可以實(shí)現(xiàn) 400MHz— 的頻率 輸出并且超出了該范圍。 圖 350MHz 輸出頻率特性 31 哈爾濱工程大學(xué)本科生畢業(yè)論文 圖 435MHz 輸出頻率特性 圖 760MHz 輸出頻率特性 32 哈爾濱工程大學(xué)本科生畢業(yè)論文 圖 輸出頻率特性 相位噪聲測試 為了說明時鐘性能好壞， 960MHz 頻率點(diǎn)的時鐘相位噪聲進(jìn)行了測試， 對 測試結(jié)果如表 所示。 表 960MHz 點(diǎn)的時鐘相位噪聲 頻率點(diǎn) （MHz） 功率輸出 （dBm） 相位噪聲 —— @100KHz @182KHz @284KHz @396KHz @98KHz @184KHz @300KHz @492KHz @638KHz @754KHz @872KHz 33 哈爾濱工程大學(xué)本科生畢業(yè)論文 @1148KHz @982KHz @1174KHz 另外，本系統(tǒng)輸出功率受可編程控制字配置，可在14dBm—6dBm 之間 變化，滿足系統(tǒng)指標(biāo)要求。 本章小結(jié) 本章主要對本系統(tǒng)的軟硬件以及系統(tǒng)整體進(jìn)行調(diào)試、測試和分析。軟件 和硬件都可以正常工作，程序下載到電路板上也可正常輸出波形。高速時鐘 電路的輸出頻率以及輸出功率都可以達(dá)到預(yù)期的目標(biāo)。 34 哈爾濱工程大學(xué)本科生畢業(yè)論文 結(jié) 論 隨著信號處理技術(shù)的飛速發(fā)展，高速信號處理已逐漸成為了信號處理領(lǐng) 域的研究熱點(diǎn)。在當(dāng)今的電子設(shè)計(jì)中，系統(tǒng)越來越復(fù)雜，工作頻率越來越高， 而作為高速信號處理系統(tǒng)中的一個重要組成部分，時鐘源(頻率源)已成為雷 達(dá)、通信、測試儀器等電子系統(tǒng)實(shí)現(xiàn)高性能指標(biāo)的關(guān)鍵。因此，如何設(shè)計(jì)出 一個高效、高穩(wěn)定性的時鐘子系統(tǒng)成為一個頭等重要的問題。 本論文首先簡要介紹了頻率合成技術(shù)的發(fā)展，介紹了鎖相頻率合成技術(shù) 的原理以及 PLL 芯片 ADF43607 的原理和使用。本設(shè)計(jì)中使用 ALTERA 公 司的 MAXII 系列 CPLD 芯片 EPM240T100 對 PLL 芯片 ADF43607 進(jìn)行配置， 使其輸出預(yù)期頻率的波形。硬件設(shè)計(jì)部分介紹了本設(shè)計(jì)中各個硬件模塊方案 的選取、各個主要模塊器件的選擇以及硬件設(shè)計(jì)方法，提出了系統(tǒng)的整體硬 件工作方案。軟件設(shè)計(jì)部分首先介紹了硬件描述語言的概念，之后對目前應(yīng) 用最廣泛的兩種硬件描述語言 VHDL 語言和 Verilog HDL 語言的特點(diǎn)進(jìn)行了 介紹，并且對兩者進(jìn)行了對比，最后選擇了 VHDL 語言作為本設(shè)計(jì)使用的語 言。之后介紹了軟件部分的大體設(shè)計(jì)流程，主要是 ADF43607 配置程序的設(shè) 計(jì)。硬件和軟件部分都完成后進(jìn)行了系統(tǒng)的整體調(diào)試，并且對系統(tǒng)的性能進(jìn) 行了測試和相應(yīng)的分析。 經(jīng)過測試，本系統(tǒng)各個模塊都可以正常工作，高速時鐘電路的輸出頻率 以及輸出功率都可以達(dá)到預(yù)期的目標(biāo)。時鐘輸出頻率范圍至少可達(dá)到 400MHz—，時鐘輸出頻率范圍大，基本上可以覆蓋絕大部分高速信 號處理系統(tǒng)對于時鐘的要求，在工程應(yīng)用領(lǐng)域具有較高的實(shí)用價值。但是由 于時間有限，按鍵、發(fā)光二極管等附加模塊的程序沒有來得及編寫和調(diào)試， 并未像設(shè)想那樣實(shí)現(xiàn)特定的擴(kuò)展功能；系統(tǒng)的輸出只能通過軟件預(yù)置，不能 通過外部設(shè)備改變，想要改變只有修改程序，使得系統(tǒng)的易用性有所降低。 如果輸出頻率可以從外部輸入，系統(tǒng)的實(shí)用性將會更高。 35