【文章內(nèi)容簡介】 率和相位分辨能力，但目前尚 不能做到寬帶，頻譜純度也不如 PLL[13]。 PLL 技術(shù)具有高頻率、寬帶、頻譜質(zhì)量好等優(yōu)點，但其頻率轉(zhuǎn)換速度低 [3] 。 由于本設(shè)計要求有較高的輸出頻率，而對頻率轉(zhuǎn)換的速度，以及頻率和 相位的分辨能力等要求不高，所以選用 PLL 芯片做頻率合成器。 本設(shè)計要求輸出頻率至少為 400MHz~，而 ADI 公司的 PLL 芯片 ADF43607 的輸出頻率范圍為 350MHz~[14]，滿足本設(shè)計的要求，所 以選擇了這款芯片。ADF43607 的工作原理見第二章。 時鐘電路部分的原理圖如圖 所示。 擇。 主控芯片的選取 本設(shè)計中，主控芯片有單片機、DSP 以及 CPLD/FPGA 幾種類型可供選 使用單片機作為主控芯片 單片機具有價格便宜、硬件電路簡單、軟件編程容易上手等優(yōu)點，是很 多系統(tǒng)的首選控制芯片。不過單片機處理速度不高，內(nèi)部資源有限，這也限 制了它在很多場合的應(yīng)用。 13 哈爾濱工程大學(xué)本科生畢業(yè)論文 圖 時鐘電路原理圖 使用 DSP 作為主控芯片 數(shù)字信號處理器 DSP（Digital Signal Processor）具有強大的運算功能和 快速的處理能力。DSP 主要用于數(shù)字信號處理領(lǐng)域，非常適合高密度，重復(fù) 運算及大數(shù)據(jù)容量的信號處理。但是 DSP 價格高昂，而且軟、硬件設(shè)計都比 較復(fù)雜。 使用 CPLD/FPGA 作為主控芯片 CPLD/FPGA 內(nèi)部具有大量組成數(shù)字電路的最小單元——門電路，而這 些門電路并沒有固定怎樣連接，門電路的連接可通過編程的方法加以設(shè)計， 同時輸入/輸出腳的連接可自己設(shè)置，故這種電路給我們帶來了極大的方便 [15,16] 。 單片機處理速度不高，而 DSP 價格過高，而且兩者都是通過串行執(zhí)行指 令來實現(xiàn)特定功能，實時性不夠好，而 FPGA/ CPLD 則可實現(xiàn)硬件上的并行 工作，實時性更好，更適合用來控制高速時鐘電路。另一方面，雖然 FPGA/CPLD 器件在功能開發(fā)上是軟件實現(xiàn)的，但物理機制卻和純硬件電路 14 哈爾濱工程大學(xué)本科生畢業(yè)論文 一樣，十分可靠。所以本設(shè)計最終選擇使用 CPLD/FPGA 作為主控芯片。 根據(jù)技術(shù)指標(biāo)的要求，本設(shè)計中 CPLD/FPGA 選擇了 ALTERA 公司的 MAXII 系列 CPLD 芯片 EPM240T100。 電源模塊 CPLD 芯片 EPM240T100 和 PLL 芯片 ADF3607 都不能在 5V 電壓下工 作，都需要 的工作電源電壓，本設(shè)計采用電源芯片 LT1764 為 CPLD 和 ADF43607 將 5V 電壓轉(zhuǎn)換成 。電源電路原理圖如圖 所示。 圖 電源電路 本章小結(jié) 本章介紹了本設(shè)計中各個模塊方案以及具體器件的選取，以及各主要模 塊的硬件設(shè)計方法，提出了系統(tǒng)的硬件工作方案。為軟件部分的順利進行打 下了基礎(chǔ)。 15 哈爾濱工程大學(xué)本科生畢業(yè)論文 第4章 基于CPLD的高速時鐘電路軟件設(shè)計 硬件設(shè)計完成后，便可以開展軟件的設(shè)計了。軟件可以說是本系統(tǒng)的大 腦，如果軟件設(shè)計不合理，硬件部分做得再好也難以得到充分的發(fā)揮。不過 在開始軟件設(shè)計之前，首先要對 CPLD 編程所需的硬件描述語言 HDL 有所 了解。 硬件描述語言 HDL 硬件描述語言簡介 硬件描述語言 HDL 是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語言。 利 用這種語言，數(shù)字電路系統(tǒng)的設(shè)計可以從上層到下層（從抽象到具體）逐層 描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。 然后，利用電子設(shè)計自動化（EDA）工具，逐層進行仿真驗證，再把其中需 要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。接下 去， 再用專用集成電路 ASIC 或現(xiàn)場可編程門陣列 FPGA 自動布局布線工具， 把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的具體電路布線結(jié)構(gòu)。 目前，這種高層次(highleveldesign)的方法已被廣泛采用。據(jù)統(tǒng)計，目 前在美國硅谷約有 90%以上的 ASIC 和 FPGA 采用硬件描述語言進行設(shè)計。 硬件描述語言 HDL 的發(fā)展至今已有 20 多年的歷史，并成功地應(yīng)用于設(shè) 計的各個階段：建模、仿真、驗證和綜合等。到 20 世紀(jì) 80 年代，已出現(xiàn)了 上百種硬件描述語言， 對設(shè)計自動化曾起到了極大的促進和推動作用。 但是， 這些語言一般各自面向特定的設(shè)計領(lǐng)域和層次，而且眾多的語言使用戶無所 適從。因此，急需一種面向設(shè)計的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬 件描述語言。 世紀(jì) 80 年代后期， 20 VHDL 和 Verilog HDL 語言適應(yīng)了這種趨 勢的要求，先后成為 IEEE 標(biāo)準(zhǔn)。目前最主要的硬件描述語言是 VHDL 和 Verilog HDL。 VHDL 發(fā)展的較早，語法嚴(yán)格，而 Verilog HDL 是在 C 語言 的基礎(chǔ)上發(fā)展起來的一種硬件描述語言,語法較自由。 16 哈爾濱工程大學(xué)本科生畢業(yè)論文 現(xiàn)在，隨著系統(tǒng)級 FPGA 以及系統(tǒng)芯片的出現(xiàn)，軟硬件協(xié)調(diào)設(shè)計和系統(tǒng) 設(shè)計變得越來越重要。傳統(tǒng)意義上的硬件設(shè)計越來越傾向于與系統(tǒng)設(shè)計和軟 件設(shè)計結(jié)合。硬件描述語言為適應(yīng)新的情況，迅速發(fā)展，出現(xiàn)了很多新的硬 件描述語言，像 Superlog、SystemC、Cynlib C++等等，但應(yīng)用都不廣泛[17]。 Verilog HDL 與 VHDL Verilog HDL 簡介 Verilog HDL 是一種硬件描述語言， 用于從算法級、 門級到開關(guān)級的多種 抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡 單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同 描述中顯式地進行時序建模。 Verilog HDL 語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流 特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生 機制。所有這些都使用同一種建模語言。此外，Verilog HDL 語言提供了編程 語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模 擬的具體控制和運行。 Verilog HDL 語言不僅定義了語法， 而且對每個語法結(jié)構(gòu)都定義了清晰的 模擬、仿真語義。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進行 驗證。語言從 C 編程語言中繼承了多種操作符和結(jié)構(gòu)。Verilog HDL 提供了 擴展的建模能力，其中許多擴展最初很難理解。但是，Verilog HDL 語言的核 心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然,完整 的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進行描述。 Verilog HDL 語言最初是于 1983 年由 Gateway Design Automation 公司為 其模擬器產(chǎn)品開發(fā)的硬件建模語言。那時它只是一種專用語言。由于他們的 模擬、仿真器產(chǎn)品的廣泛使用，Verilog HDL 作為一種便于使用且實用的語 言逐漸為眾多設(shè)計者所接受。在一次努力增加語言普及性的活動中，Verilog HDL 語言于 1990 年被推向公眾領(lǐng)域。 Open Verilog International （OVI）是 促進 Verilog 發(fā)展的國際性組織。1992 年， OVI 決定致力于推廣 Verilog OVI 17 哈爾濱工程大學(xué)本科生畢業(yè)論文 標(biāo)準(zhǔn)成為 IEEE 標(biāo)準(zhǔn)。這一努力最后獲得成功，Verilog 語言于 1995 年成為 IEEE 標(biāo)準(zhǔn)，稱為 IEEE Std 1364－1995。 下面列出的是 Verilog 硬件描述語言的特點： 基本邏輯門，例如 and、or 和 nand 等都內(nèi)置在語言中。 用戶定義原語（UDP）創(chuàng)建的靈活性。用戶定義的原語既可以是組合 邏輯原語，也可以是時序邏輯原語。 開關(guān)級基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語言中。 提供顯式語言結(jié)構(gòu)指定設(shè)計中的端口到端口的時延及路徑時延和設(shè) 計的時序檢查。 可采用三種不同方式或混合方式對設(shè)計建模。 這些方式包括： 行為描 述方式—使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式—使用連續(xù)賦值語句方式建 模；結(jié)構(gòu)化方式—使用門和模塊實例語句描述建模。 Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。 線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元 件。 能夠描述層次設(shè)計，可使用模塊實例結(jié)構(gòu)描述任何層次。 設(shè)計的規(guī)模可以是任意的；語言不對設(shè)計的規(guī)模（大?。┦┘尤魏蜗?制。 Verilog HDL 不再是某些公司的專有語言而是 IEEE 標(biāo)準(zhǔn)。 人和機器都可閱讀 Verilog 語言，因此它可作為 EDA 的工具和設(shè)計 者之間的交互語言。 Verilog HDL 語言的描述能力能夠通過使用編程語言接口 （PLI） 機制 進一步擴展。PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計者 與模擬器交互的例程集合。 設(shè)計能夠在多個層次上加以描述，從開關(guān)級、門級、寄存器傳送級 （RTL）到算法級，包括進程和隊列級。 能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計完整建模。 18 哈爾濱工程大學(xué)本科生畢業(yè)論文 同一語言可用于生成模擬激勵和指定測試的驗證約束條件， 例如輸入 值的指定。 Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設(shè)計 的值能夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的 情況下，打印報告消息。 在行為級描述中，Verilog HDL 不僅能夠在 RTL 級上進行設(shè)計描述， 而且能夠在體系結(jié)構(gòu)級描述及其算法級行為上進行設(shè)計描述。 能夠使用門和模塊實例化語句在結(jié)構(gòu)級進行結(jié)構(gòu)描述。 Verilog H