【正文】 I 設(shè)計(jì)（論文）題目：基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) II 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說明原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。對(duì)本研究提供過幫助和做出過貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說明并表示了謝意。作 者 簽 名：　　 　 　　 日　 期：　　 　 　　 指導(dǎo)教師簽名：　　 　 　　 日 　　期：　　 　 　　 使用授權(quán)說明本人完全了解 大學(xué)關(guān)于收集、保存、使用 畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝?、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉?jī)?nèi)容。作者簽名：　　 　 　　 日　 期：　　 　 　　 III 學(xué)位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫的成果作品。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。本人完全意識(shí)到本聲明的法律后果由本人承擔(dān)。作者簽名： 日期： 年 月 日學(xué)位論文版權(quán)使用授權(quán)書本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國(guó)家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。本人授 權(quán)　　 　 　大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫(kù)進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。涉密論文按學(xué)校規(guī)定處理。作者簽名： 日期： 年 月 日導(dǎo)師簽名： 日期： 年 月 日 IV 摘 要隨著科學(xué)技術(shù)的飛速發(fā)展，系統(tǒng)向著高速度、低功耗、低電壓和網(wǎng)絡(luò)化、移動(dòng)化方向發(fā)展，各個(gè)領(lǐng)域?qū)﹄娐返囊笤絹碓礁?，傳統(tǒng)單一功能的電路很難滿足發(fā)展的要求，而可編程邏輯器件（CPLD/FPGA）可以很方便地通過對(duì)邏輯結(jié)構(gòu)的修改和配置，完成對(duì)系統(tǒng)和設(shè)備的升級(jí)。Verilog HDL 是一種應(yīng)用廣泛的硬件描述語言，可用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象層次的數(shù)字系統(tǒng)設(shè)計(jì)。Verilog HDL 語言最大的特點(diǎn)就是易學(xué)易用，通過學(xué)習(xí)和使用，可以在短時(shí)間內(nèi)掌握該語言。另外該語言的功能強(qiáng)大，可以滿足各個(gè)層次設(shè)計(jì)人員的需要，從高層的系統(tǒng)描述到底層的版圖設(shè)計(jì)，都能很好地支持。本文就是用 Verilog HDL 語言來描述一個(gè)基于 FPGA 的多功能數(shù)字時(shí)鐘的設(shè)計(jì)。該數(shù)字時(shí)鐘具備準(zhǔn)確計(jì)時(shí),時(shí)間校準(zhǔn), 定時(shí)鬧鐘, 報(bào)時(shí), 數(shù)字跑表等功能。本文首先介紹了 FPGA 方面的基礎(chǔ)知識(shí)，然后介紹了多功能數(shù)字時(shí)鐘的設(shè)計(jì)以及源代碼開發(fā)過程。源代碼首先在Xilinx ISE11 軟件上進(jìn)行仿真、綜合，通過后下載到 Aquila 系列開發(fā)板上，在 FPGA 器件上的試驗(yàn)結(jié)果表明上述功能全部正確,工作穩(wěn)定良好?！娟P(guān)鍵詞】FPGA 數(shù)字時(shí)鐘 Verilog HDL V ABSTRACTWith the rapid development of science and technology, the system toward the high speed, low power consumption, low voltage and working, mobility management, various areas on the circuit requirements get higher, traditional singlefunction of the circuit is very hard to meet development requirements, and programmable logic devices (CPLD/FPGA) can be easily passed on the logical structure of modification and configuration, the system and equipment upgrades.Verilog HDL is a widespread use of the hardware description language can be used from the algorithm level, gatelevel to switchlevel of the various abstraction levels of system design. Verilog HDL greatest feature is easy to use, learn and use, in a short period of time can master the language. Meanwhile, the language of the powerful, all levels designed to meet the needs of the staff, The system from the top to bottom describing the layout, can better support. This paper is using Verilog HDL language to describe the design of an FPGAbased multifunctional digital timer. This timer has the function of accurate time clock, time calibration, regular alarm clock, timer, digital stopwatch and so on. This paper first introduces the basic knowledge of the FPGA, then introduces the design of the multifunctional digital clock and the development of the source code. After the simulation、synthesis on Xilinx ISE11 software, the source code downloads to the Aqulia development box, test results on the FPGA devices shows that all of the above functions are correct and stable.【Key words】FPGA Digital Clock Verilog HDL VI 目 錄摘 要 ...................................................................................................................................................IABSTRACT ........................................................................................................................................II前 言 ..................................................................................................................................................1第一章 數(shù)字時(shí)鐘概述 ......................................................................................................................2第一節(jié) 數(shù)字時(shí)鐘系統(tǒng)及其發(fā)展 ....................................................................................................2第二節(jié) FPGA 數(shù)字時(shí)鐘的研究現(xiàn)狀 .............................................................................................3一、課題相關(guān)技術(shù)的發(fā)展 ..........................................................................................................3二、課題研究的必要性 ..............................................................................................................3第三節(jié) 數(shù)字時(shí)鐘的原理介紹及功能要求 ...................................................................................4一、數(shù)字時(shí)鐘的原理介紹 ..........................................................................................................4二、數(shù)字時(shí)鐘的功能要求 ..........................................................................................................4第四節(jié) 本章小結(jié) ...........................................................................................................................5第二章 FPGA 數(shù)字系統(tǒng)的開發(fā)原理 .................................................................................................6第一節(jié) FPGA 技術(shù)及其工作原理 ..................................................................................................6一、FPGA 概述 ...........................................................................................................................6二、FPGA 的基本工作原理 .......................................................................................................6第二節(jié) FPGA 的設(shè)計(jì)流程 ..............................................................................................................7一、設(shè)計(jì)輸入 ..............................................................................................................................8二、設(shè)計(jì)綜合 ..............................................................................................................................8三、設(shè)計(jì)仿真 ..............................................................................................................................8四、實(shí)現(xiàn) ......................................................................................................................................9五、下載 .....................................................