fpga的uart完整設(shè)計-文庫吧在線文庫
【正文】 t + read。b10011000) //9進行奇偶校驗檢測 begin parity_result=read。//當奇偶校驗結(jié)果與幀檢測結(jié)果都為1時，cs置位 clear1=1。1. 當計時器為140ns時，為數(shù)據(jù)接收2. 當計時器為357ns時，為數(shù)據(jù)發(fā)送3. 當計時器為705ns時，為奇偶校驗結(jié)果發(fā)送4. 當計時器為825ns時，發(fā)送高電平當reset為1時如圖36 圖36reset為1時仿真圖 串行 數(shù) 據(jù) 幀和接收時鐘是異步的，由邏輯1跳變?yōu)檫壿?可視為一個數(shù)據(jù)幀的開始，所以接收器首先要判斷起始位。本文采 用的是偶校驗。wire[7:0] dat_s。 end end ////////////////////////////////////////////////////////////////////////////////////////////////////////////always(posedge clk)if(send_enable amp。 end else if(counters==839。 parity_result=parity_result + date_s[0]。b01110000)//7 begin send=date_s[6]。b10100000)//0發(fā)送高電平 begin send=1。 end else clear1=0。reg read_enable,send_enable,control。 end end////////////////////////////////////////////////////////////always(posedge t1) if(!reset amp。 endendmodule圖310UART控制器模塊程序仿真圖由圖判讀有：1. 當計時器為175ns時，!計時器==0,control被賦予1；xx_enable未被賦值2. 當計時器為265ns時，xx_enable未被賦值3. 當計時器為335ns時，xx_enable被賦值 4. 當計時器為475ns時，xx_enable被賦值5. 當計時器為630ns時，xx_enable被賦值6. 當計時器為721ns時，xx_enable未被賦值7. 當計時器為850ns時，xx_enable被賦值可判斷UART控制器模塊程序編譯成功為UART控制器提供時鐘，本文采用9600波特率發(fā)送或接收數(shù)據(jù)。//(48,000,000/9,600)=5,000 為一個數(shù)據(jù)發(fā)送計數(shù)，接收為16倍頻為5,000/16=312always(posedge clk) if(clk_enable)//當clk_enable有效時，計數(shù)器計數(shù) begin if(counter1==839。 t1=0。//t1取反 end else begin counter1=counter1 + 1。output t1。b00000000。 send_enable=0。module counters(read_enable,send_enable,clk,state,t1,read,counters,reset,clear)。amp。 parity_result=parity_result + date_s[0]。 end else if(counters==839。b00110000)//3 begin send=date_s[2]。//? parity_result=1。/////////////////////////////////////////////////////////////////////////////////////////////////////////always(posedge clk) begin if(send_enable amp。input reset,clk,send_enable。一旦檢測到起始位，就對采樣時鐘elk一 rev 上跳沿計 數(shù)，當計數(shù)為8時，也就是確保在起始位的中間點 ，然后轉(zhuǎn)到state1 狀態(tài)。b00001000)//檢測是否是毛刺 begin clear1=(!read)?0:1。 end else if (counters==839。 end else if (counters==839。b01011000) //5 begin data_out[3]=read。 parity_check_result=parity_check_result + read。 clear3=clear1。//read為串行輸入，read_control為時鐘控制，reset為重啟鍵input[7:0] counters。并在數(shù)據(jù)發(fā)送過程當中，進行數(shù)據(jù)位奇偶校驗。check_cle u5 ( .state (state), .clear3 (clear3), .clear4 (clear4), .clear (clear), .clk_enable3 (clk_enable3), .clk_enable4 (clk_enabl
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