【正文】 1=(!read)?0:1。input reset,clk,send_enable。//? parity_result=1。 end else if(counters==839。amp。 send_enable=0。output t1。 t1=0。 endendmodule圖310UART控制器模塊程序仿真圖由圖判讀有：1. 當(dāng)計(jì)時器為175ns時，!計(jì)時器==0,control被賦予1；xx_enable未被賦值2. 當(dāng)計(jì)時器為265ns時，xx_enable未被賦值3. 當(dāng)計(jì)時器為335ns時，xx_enable被賦值 4. 當(dāng)計(jì)時器為475ns時，xx_enable被賦值5. 當(dāng)計(jì)時器為630ns時，xx_enable被賦值6. 當(dāng)計(jì)時器為721ns時，xx_enable未被賦值7. 當(dāng)計(jì)時器為850ns時，xx_enable被賦值可判斷UART控制器模塊程序編譯成功為UART控制器提供時鐘，本文采用9600波特率發(fā)送或接收數(shù)據(jù)。reg read_enable,send_enable,control。b10100000)//0發(fā)送高電平 begin send=1。 parity_result=parity_result + date_s[0]。 end end ////////////////////////////////////////////////////////////////////////////////////////////////////////////always(posedge clk)if(send_enable amp。本文采 用的是偶校驗(yàn)。//當(dāng)奇偶校驗(yàn)結(jié)果與幀檢測結(jié)果都為1時，cs置位 clear1=1。 parity_check_result=parity_check_result + read。b00011000) //1 begin data_out[7]=read。⑥ 幀:從起始位到停止位之間的一組數(shù)據(jù)稱為一幀。*/rxd u1 ( .dat_out (dat_out) , .cs (cs) , .read (read) , .reset (reset) , .clk_enable3 (clk_enable3) , .clk (clk) , .read_enable (read_enable) , .clear3 (clear3) , .counters (counters) )。 wire clk_enable3。UART的功能模塊如圖3_2所示。 //module uart(read,send,cs,ks,reset,state,clk,dat_in,dat_out)。②發(fā)送 起 始 位:該位是一個邏輯0，總是加在每一幀的頭部，提示接受器數(shù)據(jù)傳輸即將開始，在接收數(shù)據(jù)位過程中又被分離出去，占據(jù)一個數(shù)據(jù)位的時間。reg[7:0] data_out。b01001000) //4 begin data_out[4]=read。 parity_result=2 (parity_check_result == parity_result) ? 1:0。計(jì)數(shù)器 0 1~~~~8 9 10操作數(shù)據(jù)起始位檢測數(shù)據(jù)接收和奇偶校驗(yàn)奇偶校驗(yàn)數(shù)據(jù)判斷 其基 本 特 點(diǎn)是:UART 接收狀態(tài) 一 共 有 4個:state0(檢測起始位)，stat e1( 對數(shù)據(jù)位進(jìn)行采樣，并串/并轉(zhuǎn)換),state2(奇偶校驗(yàn) 分析)，state3(接收數(shù)據(jù)正確與否檢測)。reg send,parity_result,ks。b00100000)//2 begin send=date_s[1]。 parity_result=parity_result + date_s[0]。 end else send=1。amp。b10010111)//當(dāng)counter等于156時 begin counter1=839。//counter清零 t1=t1 + 1。b10101111) counters=839。當(dāng)計(jì)數(shù)到指定數(shù)據(jù)時，觸發(fā)指定模塊的制定操作。b10000000)//8 begin send=date_s[7]。 end else if(counters==839。reg[7:0] date_s。在該狀態(tài)，控制器一直等待read電平的跳 變，即從邏輯1變?yōu)檫壿?，也就是等待起始位的到來 。b10101000) //0進(jìn)行幀檢測 begin cs1=(read) ? 1:0。 end else if (counters==839。///////////////////////////////////////////////////////////////////////// always(posedge clk) begin if(read_enable)//當(dāng)read_enable為高電平時為發(fā)送操作狀態(tài) begin clk_enable3=1。如字母C在ASCII表中是十進(jìn)制67，二進(jìn)制01000011，那么傳輸?shù)膶⑹?10000100。//read為串行輸入，clk為時鐘輸入50MHZ，re