【正文】 。另外，標(biāo)準(zhǔn)化的3GPP LTE（長期演進(jìn)）和3GPP2 AIE（空中接口演進(jìn)）技術(shù)也選用OFDM及其改進(jìn)型（下行OFDM、上行DFTSOFDM）作為基本多址技術(shù)。本學(xué)位論文屬于保密囗，在 年解密后適用本授權(quán)書不保密囗 。3．研究OFDM的基本原理，基于FPGA進(jìn)行OFDM系統(tǒng)仿真設(shè)計，要求查閱資料并選擇合適的硬件開發(fā)平臺及描述語言系統(tǒng)的設(shè)計，并對仿真結(jié)果進(jìn)行分析。OFDM技術(shù)具有如下優(yōu)點(diǎn)：，有效減少由于無線信道時間彌散所帶來的ISI，這樣就減小了接收機(jī)內(nèi)均衡的復(fù)雜度，或者僅采用插入循環(huán)前綴的方法就可以消除ISI的不利影響。圖3 OFDM在保護(hù)間隔內(nèi)插入循環(huán)前綴②技術(shù)方案本設(shè)計選用Xinlix公司ISE ，結(jié)合ISE自帶仿真工具ISE Simulator進(jìn)行仿真，并采用硬件描述語言verilog HDL進(jìn)行電路設(shè)計，在設(shè)計中可以直接調(diào)用ISE的IP Core FFT ，節(jié)省時間，同時保證質(zhì)量和效率。FPGA(現(xiàn)場可編程邏輯門陣列)是一種可編程邏輯器件，它具有設(shè)計時間短、投資少、風(fēng)險小的特點(diǎn), 而且可以反復(fù)修改, 反復(fù)編程, 直到完全滿足需要,具有其他方式無可比擬的方便性和靈活性。較早采用OFDM技術(shù)的包括DAB（數(shù)字廣播）和DVB（數(shù)字電視）。MCM的基本思想是把一路高速串行數(shù)據(jù)流經(jīng)串并轉(zhuǎn)換為N路低速并行的子數(shù)據(jù)流，用它們分別去調(diào)制N路子載波后進(jìn)行并行傳輸。對于這些子信道，可以通過降低受干擾子載波的數(shù)據(jù)率或放棄受千擾的子載波，來降低窄帶干擾對整個OFDM系統(tǒng)性能的影響。3GPP未來的LTE 4G移動通信標(biāo)準(zhǔn)也是基于OFDM技術(shù)的。特別是進(jìn)入20世紀(jì)90年代后，電子系統(tǒng)己經(jīng)從電路板級系統(tǒng)集成發(fā)展成為包括ASIC、FPGA和嵌入系統(tǒng)的多種模式。國際各大公司都在積極擴(kuò)充其IP庫，以優(yōu)化的資源更好的滿足用戶的需求，擴(kuò)大市場。LCA像一個門陣列，通過內(nèi)部的可編程布線通道的內(nèi)部互連網(wǎng)絡(luò)，把可編程邏輯塊CLB按設(shè)計要求連接在一起以綜合陣列中的邏輯功能。同時，通過用戶配置的選擇，可使輸出信號(OUT)和使能信號(T)反相。20世紀(jì)80年代后期，VHDL和VerilogHDL語言適應(yīng)了這種趨勢的要求，先后成為IEEE標(biāo)準(zhǔn)。這不僅是因為用Verilog HDL所完成地設(shè)計，它的信號位數(shù)是很容易改變的，可以很容易地對它進(jìn)行修改，來適應(yīng)不同規(guī)模的應(yīng)用。ISE秉承了Xilinx設(shè)計軟件的強(qiáng)大輔助功能。圖31 ChipScope Pro工作原理圖ChipScope Pro提供了7種不同的核資源，下面我們對本設(shè)計涉及的兩類核：ICON核和ILA核進(jìn)行簡要說明，其中ICON核用于控制，是必不可少的，而ILA與其他幾類核功能類似，均為邏輯測試核，并且它是使用頻率最高的邏輯測試核。用戶也可以通過基本的子模塊生成功能特征明確的System Generator IP Core,作為大型設(shè)計的一部分使用。⑦音頻輸入輸出。圖43 OFDM子信道的頻譜(矩形脈沖成型)采用IFFT/FFT來實(shí)現(xiàn)OFDM調(diào)制解調(diào)，可以省掉大量的振蕩器和積分器，無論是算法還是硬件實(shí)現(xiàn)都可以采用比較成熟的DSP技術(shù)，從而有效地降低系統(tǒng)的成本和復(fù)雜度。FFT CORE提供了4種工作模式①Pipelined Streaming I/O，允許連續(xù)數(shù)據(jù)處理。映射的主要作用是將設(shè)計映射到具體型號的器件上（LUT、FF、Carry等）。圖410 Analyzer分析結(jié)果整體示意圖圖411 Analyzer分析結(jié)果局部示意圖 ③利用Listing列出數(shù)據(jù)，如圖412所示。作為描述硬件電路的一種設(shè)計語言，Verilog HDL必然要有相應(yīng)的語句去描述硬件電路的并行。再次，對支持系統(tǒng)級行為描述Verilog HDL語言的設(shè)計方法和設(shè)計思想有所了解并對Verilog HDL進(jìn)行了學(xué)習(xí)和理解。本設(shè)計將使用ChipScope Core Analyzer觀察信號波形：首先將設(shè)計和ChipScope Pro核共同生成的配置文件下載到FPGA芯片中。 end…在ISE Simulator中得到仿真結(jié)果如下圖44 FFT的IP Core仿真波形 FPGA設(shè)計的綜合本次實(shí)驗中采用了Xilinx公司的XST作為系統(tǒng)的綜合工具，將行為級描述的電路轉(zhuǎn)化到門級網(wǎng)表。使用IDFT的輸出為:X’(m）= Re m=0,1,2,……，N1 （44）經(jīng)D/A變換后得：X’（t） （45）與（41）相比，X’(t)與X(t)的差異僅在于幅度以及b(n)的符號，因而不會影響信息的傳輸。所有被恢復(fù)的附號經(jīng)過串并變換后，再進(jìn)行解碼，即得到所發(fā)送的原始數(shù)據(jù)比特。 ③10/100M以太網(wǎng)接口。整個開發(fā)的過程肯定是反復(fù)迭代、修正的，其中不可缺少的紐帶就是System Generator。ChipScope Pro的基本原理根據(jù)用戶設(shè)定的觸發(fā)條件將信號實(shí)時地保存到FPGA中未使用到的塊RAM中，然后通過JTAG口將信號傳送到計算機(jī)，并在計算機(jī)屏幕上顯示時序波形。②ISE界面風(fēng)格簡潔流暢，易學(xué)易用。當(dāng)然完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。硬件描述語言HDL的發(fā)展至今已有20多年的歷史，并成功地應(yīng)用于設(shè)計的各個階段:建模、仿真、驗證和綜合等。圖23 IOB模塊內(nèi)部結(jié)構(gòu)當(dāng)IOB被定義為輸入時:輸入信號經(jīng)Pad進(jìn)入輸入緩沖器，并根據(jù)用戶編程要求，既可以直接輸入，亦可以通過D觸發(fā)器或電平觸發(fā)鎖存器輸入，而此時亦可由配置選擇到達(dá)觸發(fā)器或鎖存器的信號是否需要延時，以補(bǔ)償時鐘信號的延遲。CLB的兩個四輸入組合邏輯發(fā)生器F、G(輸人為F1~F4，G1~G4)，可以獨(dú)立提供由其4個輸入口隨意定義的布爾函數(shù)，而第三個組合邏輯發(fā)生器H可以實(shí)現(xiàn)九變量的邏輯功能，用于諸如奇偶校驗或兩個四輸入器件的擴(kuò)展密度的比較。在這十幾年的發(fā)展過程中，以FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)取得了驚人的發(fā)展:現(xiàn)場可編程邏輯器件從最初的1200個可利用門，發(fā)展到90年代的25萬個可利用門，乃至當(dāng)新世紀(jì)來臨之即，國際上現(xiàn)場可編程邏輯器件的著名廠商Altera公司、Xilinx公司又陸續(xù)推出了數(shù)百萬門的單片F(xiàn)PGA芯片，將現(xiàn)場可編程器件的集成度提高到一個新的水平。OFDM技術(shù)能夠有效對抗ISI，同時具有頻譜利用率高，抗多徑衰落性能好，成本偏低等優(yōu)點(diǎn)，因此這二者的結(jié)合是一種必然的趨勢,也必將成為下一代移動通信系統(tǒng)的核心技術(shù)之一。OFDM技術(shù)還應(yīng)用于HFC及HDTV傳輸系統(tǒng)。③使用IFFT用FFT方法來實(shí)現(xiàn)OFDM調(diào)制和解調(diào)。在無線電波傳輸過程中，由于時延擴(kuò)展，接收信號中的某些符號的波形會擴(kuò)展到其它符號中，造成了符號間干擾(Inter Symbol Interference,ISI)。對于OFDM技術(shù)的研究可以使我們能夠更好的掌控未來通信技術(shù)的發(fā)展方向，為通信提供更有效的解決方案。 開題人：陳亞迷 指導(dǎo)教師評語： 指導(dǎo)老師簽名： 2009 年3 月 16 日目 錄34摘 要 IAbstract II1 緒論 1 研究背景及意義 1 OFDM技術(shù) 2 MCM概述 2 OFDM的優(yōu)缺點(diǎn) 2 OFDM的應(yīng)用與發(fā)展 3 論文的研究內(nèi)容與結(jié)構(gòu)安排 42 FPGA描述與HDL語言 5 引言 5 FPGA的結(jié)構(gòu)特征 6 可編程邏輯塊CLB 6 輸入/輸出模塊IOB 8 可編程互連資源PI 9 FPGA開發(fā)流程 9 Verilog HDL語言簡介 10 HDL語言概述 10 Verilog HDL語言的特點(diǎn) 10 Verilog HDL設(shè)計法的優(yōu)點(diǎn) 113 軟硬件開發(fā)平臺介紹 12 12 ISE簡介 12 ChipScope Pro概述 13 Xilinx System Generator簡介 15 硬件平臺Xilinx Virtex II介紹 164 OFDM系統(tǒng)設(shè)計與仿真實(shí)現(xiàn) 17 OFDM調(diào)制解調(diào)原理 17 ISE中IP Core實(shí)現(xiàn)FFT/IFFT變換 20 FFT IP Core介紹 20 FFT Core的調(diào)用 21 FFT Core調(diào)用仿真 21 FPGA設(shè)計的綜合 22 FPGA設(shè)計的實(shí)現(xiàn) 23 配置FPGA器件 24 24 使用ChipScope Pro進(jìn)行在系統(tǒng)調(diào)試 25 25 信號分析 25 System Generator與Simulink的仿真建模 28 28 搭建系統(tǒng)模型 285 總結(jié)與展望 31 31 31參考文獻(xiàn) 32致謝 33摘 要正交頻分復(fù)用（OFDM）是寬帶無線通信中的關(guān)鍵技術(shù)。對于OFDM系統(tǒng)來說，采用并行的IFFT/FFT碟形算法是更合適的[3]， OFDM系統(tǒng)的參數(shù)，為256點(diǎn)FFT[4]。CDMA系統(tǒng)一個非常重要的特點(diǎn)是采用閉環(huán)的功率控制，這在電路交換系統(tǒng)中比較容易實(shí)現(xiàn)，但對于分組業(yè)務(wù)來說，對信道進(jìn)行預(yù)測，然后再返回功率控制，將導(dǎo)致較大的時延，因此對于高速的無線分組業(yè)務(wù)來說，這種閉環(huán)的功率控制問題也存在缺陷。利用ISE集成的工具可以完成上述整個FPGA的開發(fā)過程。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包括任何其他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。FPGA(現(xiàn)場可編程邏輯門陣列)是一種可編程邏輯器件，它具有設(shè)計時間短、投資少、風(fēng)險小的特點(diǎn), 而且可以反復(fù)修改, 反復(fù)編程, 直到完全滿足需要,具有其他方式無可比擬的方便性和靈活性。由于無線信道存在時延擴(kuò)展，高速信息流的符號寬度又相對較窄，所以符號之間會存在較嚴(yán)重的符號間干擾，這對單載波系統(tǒng)中使用的均衡器提出了非常要求，即抽頭數(shù)量要足夠大，訓(xùn)練符號要足夠多，訓(xùn)練時間要足夠長，從而均衡算法的復(fù)雜度也會大大增加。并且FPGA具有高集成度、高可靠性，幾乎可以將整個設(shè)計系統(tǒng)下載于同一芯片中，從而大大縮小其體積，利用FPGA將OFDM調(diào)制解調(diào)系統(tǒng)的各個組成模塊集成到一個FPGA芯片上，以實(shí)現(xiàn)片上系統(tǒng)（SOC）設(shè)計，將大大簡化系統(tǒng)的復(fù)雜度，提高系統(tǒng)的性能，完成OFDM系統(tǒng)設(shè)計和仿真，有助于實(shí)際應(yīng)用系統(tǒng)的驗證與構(gòu)建[2]。第1315周（5月10日—5月31日）論文修改。雖然第三代移動通信比現(xiàn)有的傳輸速率快上千倍，但其數(shù)據(jù)傳輸速率也僅有2Mbit/s，第四代移動通信系統(tǒng)計劃已經(jīng)開始研究。同時有助于驗證使用現(xiàn)有可編程實(shí)現(xiàn)軟件無線電思想的可行性。②有效克服符號間干擾。無線信號的頻率偏移，或者發(fā)射機(jī)載波頻率與接收機(jī)本地振蕩器之間的頻率偏移，都會破壞子載波間的正交性，產(chǎn)生子載波間串?dāng)_，導(dǎo)致整個系統(tǒng)性能嚴(yán)重下降。其中值得注意的是OFDM技術(shù)和MIMO技術(shù)相結(jié)合。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。圖22 可編程邏輯模塊（CLB）的基本結(jié)構(gòu)原理圖由圖可以看出CLB的幾個基本特點(diǎn)。在可靠性實(shí)驗中，即使存在很高劑量的輻射也沒有產(chǎn)生過軟錯誤。接下去，再用專用集成電路ASIC或現(xiàn)場可編程門陣列FPGA自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。語言從C編程語言中繼承了多種操作符和結(jié)構(gòu)。利用ISE集成的工具可以完成上述整個FPGA的開發(fā)過程。ISE集成的實(shí)現(xiàn)工具主要有約束編輯器(Constraints Editor)、引腳與區(qū)域約束編輯器(PACE)、時序分析器(Timing Analyzer)、FPGA底層編輯器(FPGA Editor)、芯片觀察窗(Chip Viewer)和布局規(guī)劃器(Floorplanner)等。System Generator在DSP工程師和FPGA工程師之間架起了一座“橋梁”，使得它在兩個領(lǐng)域都得到了廣泛的應(yīng)用。嵌入和分布式存儲器；更加完善的系統(tǒng)時鐘方案；⑥采用先進(jìn)的三重DES加密技術(shù)，對比特流數(shù)據(jù)進(jìn)行加密處理，全面保障設(shè)計的安全性；⑦部分/整體FPGA重配置，為產(chǎn)品提供現(xiàn)場可升級能力。圖42 OFDM系統(tǒng)接收端的解調(diào)部分在不考慮同步誤差以及信道干擾的理想情況下，進(jìn)入每一路混頻器/積分器的信號為相互正交的正弦信號和余弦信號的和，其形式為:a(0)cos(2f0t)+b(0)sin(2f0t)+…+a(N1)cos(2fN1t)+b(N1)sin(2fN1t)考慮fn子載波上的同相分量：頻率為fn的同相混頻器將整個上式乘以cos(2fnt)，然后將所得的乘積在時間0~NTs內(nèi)進(jìn)行積分。為使DFT輸出為實(shí)數(shù)，可以將X(t)的共軛反轉(zhuǎn)序列X(n)右移2N點(diǎn)置于X（n）之后從而構(gòu)成2N點(diǎn)的共軛偶對稱序列，其2N點(diǎn)的DFT即為實(shí)數(shù)。 // Add stimulus here always 5 clk=!clk。雙擊文件進(jìn)入ChipScope Core Inserter產(chǎn)生ILA核，并將產(chǎn)生的核插入綜合后的網(wǎng)表文件中。確定了在進(jìn)行電路設(shè)計時將要使用到的硬件資源類型。隨著通信理論、信號處理技術(shù)、FPGA技術(shù)和計算機(jī)技術(shù)的不斷進(jìn)步，人們生活水平的不斷提高和世界各國對無線接入網(wǎng)研發(fā)的人力與物力投資力度的增加，OFDM通信技術(shù)勢必進(jìn)入一個嶄新的發(fā)展階段，越來越多的被應(yīng)用于當(dāng)今的通信領(lǐng)域，因而對OFDM技術(shù)的研究具有十分重大的意義。圖414 基于MDL的設(shè)計流程圖通過使用System Generator，可以實(shí)現(xiàn)硬件描述語言的協(xié)同仿真、硬件的驗證及系統(tǒng)的在線調(diào)試[15]。JTAG模式不需要額外的掉電非易失存儲器，因此通過其配置的比特文件在FPGA斷電后即消失，每次上電后都需要重新配置。④Radix2 Lite Burst I/O,基