【正文】 A′=[r0+(r1c1－i1s1)+(r2c2－i2s2)+(r3c3－i3s3)]+j[i0+(i1c1+r1s1)+(i2c2+r2s2)+(i3c3+r3s3)]? （4）B′=[r0+(i1c1+r1s1）－（r2c2－i2s2）－（i3c3+r3s3)]+j[i0－（r1c1－i1s1）－（i2c2+r2s2)+(r3c3－i3s3)] (5）C′=[r0－（r1c1－i1s1)+(r2c2－i2s2）－（r3c3－i3s3)]+j[i0－（i1c1+r1s1)+(i2c2+r2s2）－（i3c3+r3s3)] （6）D′=[r0－（i1c1+r1s1）－（r2c2－i2s2)+(i3c3+r3s3)]+j[i0+(r1c1－i1s1）－（i2c2+r2s2）－（r3c3－i3s3)]? （7）而在基2蝶形中，Wk0和Wk2的值均為1，這樣，將A，B，C和D的表達式代入圖2中的基2運算的四個等式中，則有：A′=r0+(r1c1－i1s1)+j[i0+(i1c1+r1s1)]? （8）B′=r0－ (r1c1－i1s1)+j[i0－（i1c1+r1s1)] （9）C′=r2+(r3c3－i3s3)+j[i0+(i3c3+r3s3)]? （10）D′=r2－（r3c3－i3s3)+j[i0－（i3c3+r3s3)]? （11）在上述式（4）～（11）中有很多類同項，如i1c1+r1s1和r1c1－i1s1等，它們僅僅是加減號的不同，其結構和運算均類似，這就為簡化電路提供了可能。同時，在蝶形運算中，復數(shù)乘法可以由實數(shù)乘法以一定的格式來表示，這也為設計復數(shù)乘法器提供了一種實現(xiàn)的途徑。以基4為例，在其運算單元中，實際上只需做三個復數(shù)乘法運算，即只須計算BWkCWk2和DWk3的值即可，這樣在一個基4蝶形單元里面，最多只需要3個復數(shù)乘法器就可以了。在實際過程中，在不提高時鐘頻率下，只要將時序控制好?便可利用流水線（Pipeline）技術并只用一個復數(shù)乘法器就可完成這三個復數(shù)乘法，大大節(jié)省了硬件資源。圖2 基2和基4蝶形算法的信號流圖FFT的地址FFT變換后輸出的結果通常為一特定的倒序。因此，幾級變換后對地址的控制必須準確無誤。倒序的規(guī)律是和分解的方式密切相關的，以基8為例，其基本倒序規(guī)則如下：基8可以用222三級基2變換來表示，則其輸入順序則可用二進制序列（n1 n2 n3）來表示，變換結束后，其順序?qū)⒆優(yōu)椋╪3 n2 n1），如：X?011　→ x?110　，即輸入順序為3，輸出時順序變?yōu)?。更進一步，對于基16的變換，可由2222，44，422等形式來構成，相對于不同的分解形式，往往會有不同的倒序方式。以44為例，其輸入順序可以用二進制序列（n1 n2 n3n4）來表示變換結束后，其順序可變?yōu)椋ǎ╪3 n4）（n1 n2）），如：X?0111　→ x?1101　。即輸入順序為7，輸出時順序變?yōu)?3。在2k/4k/8k的傅里葉變換中，由于要經(jīng)過多次的基4和基2運算，因此，從每次運算完成后到進入下一次運算前，應對運算的結果進行倒序，以保證運算的正確性。旋轉(zhuǎn)因子N點傅里葉變換的旋轉(zhuǎn)因子有著明顯的周期性和對稱性。其周期性表現(xiàn)為：FFT之所以可使運算效率得到提高，就是利用了對稱性和周期性把長序列的DFT逐級分解成幾個序列的DFT，并最終以短點數(shù)變換來實現(xiàn)長點數(shù)變換。根據(jù)旋轉(zhuǎn)因子的對稱性和周期性，在利用ROM存儲旋轉(zhuǎn)因子時，可以只存儲旋轉(zhuǎn)因子表的一部分，而在讀出時增加讀出地址及符號的控制，這樣可以正確實現(xiàn)FFT。因此，充分利用旋轉(zhuǎn)因子的性質(zhì)，可節(jié)省70%以上存儲單元。實際上，由于旋轉(zhuǎn)因子可分解為正、余弦函數(shù)的組合，故ROM中存的值為正、余弦函數(shù)值的組合。對2k/4k/8k的傅里葉變換來說，只是對一個周期進行不同的分割。由于8k變換的旋轉(zhuǎn)因子包括了2k/4k的所有因子，因此，實現(xiàn)時只要對讀ROM的地址進行控制，即可實現(xiàn)2k/4k/8k變換的通用。存儲器控制因FFT是為時序電路而設計的，因此，控制信號要包括時序的控制信號及存儲器的讀寫地址，并產(chǎn)生各種輔助的指示信號。同時在計算模塊的內(nèi)部，為保證高速，所有的乘法器都須始終保持較高的利用率。這意味著在每一個時鐘來臨時都要向這些單元輸入新的操作數(shù)，而這一切都需要控制信號的緊密配合。為了實現(xiàn)FFT的流形運算，在運算的同時，存儲器也要接收數(shù)據(jù)。這可以采用乒乓RAM的方法來完成。這種方式?jīng)Q定了實現(xiàn)FFT運算的最大時間。對于4k操作，其接收時間為4096個數(shù)據(jù)周期,這樣FFT的最大運算時間就是4096個數(shù)據(jù)周期。另外，由于輸入數(shù)據(jù)是以一定的時鐘為周期依次輸入的，故在進行內(nèi)部運算時，可以用較高的內(nèi)部時鐘進行運算，然后再存入RAM依次輸出。為節(jié)省資源，可對存儲數(shù)據(jù)RAM采用原址讀出原址寫入的方法，即在進行下一級變換的同時，首先應將結果回寫到讀出數(shù)據(jù)的RAM存貯器中；而對于ROM，則應采用與運算的數(shù)據(jù)相對應的方法來讀出存儲器中旋轉(zhuǎn)因子的值。在2k/4k/8k傅里葉變換中，要實現(xiàn)通用性，控制器是最主要的模塊。2k、4k、8k變換具有不同的內(nèi)部運算時間和存儲器地址，在設計中，針對不同的點數(shù)應設計不同的存儲器存取地址，同時，在完成變換后，還要對開始輸出有用信號的時刻進行指示。硬件選擇本設計的硬件實現(xiàn)選用的是現(xiàn)場可編程門陣列（FPGA）來滿足較高速度的需要。本系統(tǒng)在設計時選用的是ALTERA公司的STRATIX芯片，該芯片中包含有DSP單元，可以完成較為耗費資源的乘法器單元。同時，該器件也包含有大量存儲單元，從而可保證旋轉(zhuǎn)因子的精度。除了一些專用引腳外，F(xiàn)PGA上幾乎所有的引腳均可供用戶使用，這使得FPGA信號處理方案具有非常好的I/O帶寬。大量的I/O引腳和多塊存儲器可使設計獲得優(yōu)越的并行處理性能。其獨立的存儲塊可作為輸入/工作存儲區(qū)和結果的緩存區(qū)，這使得I/O可與FFT計算同時進行。在實現(xiàn)的時間方面，該設計能在4096個時鐘周期內(nèi)完成一個4096點的FFT。若采用10MHz的輸入時鐘，其變換時間在200μs左右。而由于最新的FPGA使用了MultiTrack互連技術，故可在250MHz以下頻率穩(wěn)定地工作，同時，F(xiàn)FT的實現(xiàn)時間也可以大大縮小。FFT運算結果的精度與輸入數(shù)據(jù)的位數(shù)及運算過程中的位數(shù)有關，同時和數(shù)據(jù)的表示形式也有很大關系。一般來說，浮點方式比定點方式精度高。而在定點計算中，存儲器數(shù)據(jù)的位數(shù)越大，運算精度越高，使用的存儲單元和邏輯單元也越多。在實際應用中，應根據(jù)實際情況折衷選擇精度和資源。本設計通過MATLAB進行仿真證明：其實現(xiàn)的變換結果與MATLAB工具箱中的FFT函數(shù)相比，信噪比可以達到65db以上，完全可以滿足一般工程的實際應用要求。