【正文】 布爾表達(dá)式來表示設(shè)計(jì)結(jié)果。(7) 仿真：包括功能仿真和時(shí)序仿真，主要驗(yàn)證系統(tǒng)功能的正確性及時(shí)序特性。EDA工具在EDA技術(shù)應(yīng)用中占據(jù)極其重要的位置，EDA的核心是利用計(jì)算機(jī)完成電子設(shè)計(jì)全程自動(dòng)化，因此，基于計(jì)算機(jī)環(huán)境的EDA軟件的支持是必不可少的。由于EDA整個(gè)流程涉及不同技術(shù)環(huán)節(jié)，每一環(huán)節(jié)中必須有對(duì)應(yīng)的軟件包或?qū)Ｓ肊DA工具獨(dú)立處理，包括對(duì)電路模型的功能模擬、對(duì)VHDL行為描述的邏輯綜合等。因此單個(gè)EDA工具往往只涉及到EDA流程中的某一步驟。這里就以EDA設(shè)計(jì)流程中涉及的主要軟件包為EDA工具分類，并給予簡要介紹。EDA工具大致可以分如下五個(gè)模塊:(1) 設(shè)計(jì)輸入編輯器(2) HDL綜合器(3) 仿真器(4) 適配器(5) 下載器(6) 物理綜合器(7) HDL代碼分析調(diào)試器由于一般設(shè)計(jì)中使用不是很多，這里就不再詳細(xì)講述。另外每個(gè)FPGA/CPLD生產(chǎn)廠家為了方便用戶，往往都提供集成開發(fā)環(huán)境，如Altera 的 MAX+plus Ⅱ。3 VHDL設(shè)計(jì) MAX+plus Ⅱ概述Max+plusⅡ是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應(yīng)商之一。Max+plusⅡ界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。在Max+plusⅡ上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。Max+plusⅡ開發(fā)系統(tǒng)的特點(diǎn)(1) 開放的界面Max+plusⅡ支持與Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。(2) 與結(jié)構(gòu)無關(guān)Max+plusⅡ系統(tǒng)的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。(3) 完全集成化Max+plusⅡ的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開發(fā)周期。(4) 豐富的設(shè)計(jì)庫Max+plusⅡ提供豐富的庫單元供設(shè)計(jì)者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能（MacroFunction）以及新型的參數(shù)化的兆功能（MageFunction）。(5) 模塊化工具設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。(6) 硬件描述語言（HDL）Max+plusⅡ軟件支持各種HDL設(shè)計(jì)輸入選項(xiàng)，包括VHDL、Verilog HDL和Altera自己的硬件描述語言AHDL。(7)Opencore特征Max+plus軟件具有開放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己認(rèn)為有價(jià)值的宏函數(shù)。常用菜單簡介(1) MAX+PLUSⅡ菜單：　 MAX+plusII：　 Hierarchy Display___塔形顯示；　 Graphic Editor______圖形編輯器；　 Symbol Editor______符號(hào)編輯器；　 Text Editor_________文本編輯器；　 Waveform Editor____波形編輯器；　 Floorplan Editor_____管腳編輯器；　 Compiler___________編譯器；　 Simulator__________仿真器；　 Timing Analyzer_____時(shí)間分析；　 Programmer________程序下載；　 Message Processor___信息處理；(2) 文件菜單，該文件菜單隨所選功能的不同而不同。　 File：　 Project：　 Name…_________________項(xiàng)目名稱；　 Set Project to Current File___將當(dāng)前文件設(shè)置為項(xiàng)目；　 Saveamp。amp。Check_____________保存并檢查文件；　 Saveamp。amp。Compile___________保存并編譯文件；　 Saveamp。amp。Simulator__________保存并仿真文件；　 Save,Compile,Simulator____保存，編譯，仿真；　 New…_________新文件；　 Open…_________打開文件；　 Delete File…____刪除文件；　 Retrieve…______提取文件；　 Close__________關(guān)閉文件；　 Save___________保存文件；　 Save As…______換名存文件；　 Info…_________信息；　 Size…_________圖紙尺寸；　 Create Default Symbol______創(chuàng)建當(dāng)前模塊圖形符號(hào)；　 Edit Symbol_______________編輯當(dāng)前模塊圖形符號(hào)；　 Create Default Include File___創(chuàng)建當(dāng)前包括文件；　 Print…___________________打??；　 Print Setup…______________打印設(shè)置；(3) 模板菜單，該模板使編寫VHDL和AHDL設(shè)計(jì)文件更容易和方便。　 Templates：　 AHDL Template…_____AHDL模板；　 VHDL Template…_____VHDL模板；　 Verilog Template…_____VERILOG模板；(4) 指定菜單　　Assign：　　Device…________________指定器件；　　Pin/Location/Chip…_______管腳，放置，芯片；　　Timing Requirements…____時(shí)間需要；　　Clique…________________指定一個(gè)功能組；　　Logic Options…__________邏輯選擇；　　Probe…_________________指定探頭；　　Connected Pins…_________連接管腳；　　Global Project Device Options…______設(shè)定項(xiàng)目中器件的參數(shù)；　　Global Project Parameters…_________設(shè)置項(xiàng)目參數(shù)；　　Global Project Timing Requirements..___設(shè)置時(shí)間參數(shù)；　　Global Project Logic Synthesis…______設(shè)置邏輯綜合；　　Ignore Project Assignments…_________忽略項(xiàng)目指定；　　Clear Project Assignments…_________清除項(xiàng)目指定；　　Back Annotate Project…_____________返回項(xiàng)目指定；　　Convert Obsolete Assignment Format___轉(zhuǎn)換指定格式。(5) 選擇菜單　　Options：　　Font_____________字形；　　Text Size________文本尺寸；　　Line Style_______線型；　　Rubberbanding_________橡皮筋；　　Show Parameters_______顯示參數(shù)；　　Show Probe___________顯示探頭；　　Show/Pins/Locations/Chips__________顯示管腳，位置，芯片；　　Show Cliquesamp。amp。Timing Requirements__顯示功能組，時(shí)間需求；　　Show Logic Options________________顯示邏輯設(shè)置；　　Show All_______________顯示全部；　　Show Guidelines…_______顯示向?qū)?；　　User Libraries…_________用戶庫；　　Color Palette…__________調(diào)色板；　　Preferences…___________設(shè)置。　　該軟件的菜單繁多，要想都學(xué)會(huì)有一定的難度，主要原因是資料問題。但是常用的菜單會(huì)使用還是可能的。 VHDL文本輸入設(shè)計(jì)方法初步雖然本節(jié)介紹的是基于MAX+plusII的文本輸入設(shè)計(jì)方法，但其基本設(shè)計(jì)流程是具有一般性，因而，設(shè)計(jì)的基本方法也完全適合于其它EDA工具軟件。作為實(shí)驗(yàn)準(zhǔn)備，本節(jié)將介紹利用MAX+plusII進(jìn)行VHDL文本輸入設(shè)計(jì)的基本方法和流程。 編輯輸入并存盤VHDL原文件首先應(yīng)該建立好工作庫目錄，以便設(shè)計(jì)工程項(xiàng)目的存儲(chǔ)。作為示例，在此設(shè)立目錄為： E:\muxfile ，作為工作庫。以便將設(shè)計(jì)過程中的相關(guān)文件存儲(chǔ)在此。任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程（Project），都必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有文件的文件夾，此文件夾將被EDA軟件默認(rèn)為工作庫（Work Library）。一般不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中，注意，一個(gè)設(shè)計(jì)項(xiàng)目可以包含多個(gè)設(shè)計(jì)文件，如頻率計(jì)。 進(jìn)入Max+plusII，建立一個(gè)新的設(shè)計(jì)文件可利用WINDOWS資源管理器，新建一個(gè)文件夾。假設(shè)本項(xiàng)設(shè)計(jì)的文件夾取名為muxfile ，在E盤中，路徑為：E:\ muxfile 注意，文件夾不能用中文。接下去是打開MAX+plusII， 選擇菜單“File”224?！癗ew…”，在框中選中“Text Editor file”，按“OK”按鈕，即選中了文本編輯方式。在出現(xiàn)的“Untitled Text Editor” 文本編輯窗()（2選1多路選擇器），輸入完畢后，選擇菜單“File224。Save”，“Save As”對(duì)話框。首先在“Directories”目錄框中選擇自己已建立好的存放本文件的目錄E:\MUXFILE（用鼠標(biāo)雙擊此目錄，使其打開），然后在“File Name”，按“OK”按鈕，即把輸入的文件放在目錄E:\MUXFILE中了。注意， VHDL程序文本存盤的文件名必須與文件的實(shí)體名一致。 在文本編輯窗中輸入VHDL文件并存盤另應(yīng)注意，文件的后綴將決定使用的語言形式，在MAX+plusII中，； ；。如果后綴正確，存盤后對(duì)應(yīng)該語言的文件中的主要關(guān)鍵詞都會(huì)改變顏色。 將當(dāng)前設(shè)計(jì)設(shè)定為工程為了使Max+plusII能對(duì)輸入的設(shè)計(jì)項(xiàng)目按設(shè)計(jì)者的要求進(jìn)行各項(xiàng)處理，在編譯/，需要設(shè)置此文件為頂層文件（最上層文件），或稱工程文件：Project，或者說將此項(xiàng)設(shè)計(jì)設(shè)置成工程。選擇菜單“File”224。Project224?！癝et Project to Current File”，當(dāng)前的設(shè)計(jì)工程即被指定為MUX21A 。也可以通過選“File”224。“Project”224?！癗ame”，在跳出的“Project Name”窗中指定E:\。設(shè)定后可以看見MAX+plusII主窗左上方（）的工程項(xiàng)目路徑指向?yàn)椋骸癳:\muxfile\mux21a”。這個(gè)路徑指向很重要。如果設(shè)計(jì)項(xiàng)目由多個(gè)設(shè)計(jì)文件組成，則應(yīng)該將它們的主文件，即頂層文件設(shè)置成Project。如果要對(duì)其中某一底層文件進(jìn)行單獨(dú)編譯、仿真和測(cè)試，也必須首先將其設(shè)置成Projcet。 設(shè)定當(dāng)前文件為工程為了獲得與目標(biāo)器件對(duì)應(yīng)的，精確的時(shí)序仿真文件，在對(duì)文件編譯前必須選定最后實(shí)現(xiàn)本設(shè)計(jì)項(xiàng)目的目標(biāo)器件，在Max+plusII環(huán)境中主要選Altera公司的FPGA或CPLD。在設(shè)定工程文件后，應(yīng)該選擇用于編程的目標(biāo)芯片：選擇菜單“Assign”224。“Device…”，在彈出的對(duì)話框中的“Device Family”下拉欄中，例如選擇FLEX10K，此窗口（）的Device Family是器件序列欄，應(yīng)該首先在此攔中選定目標(biāo)器件對(duì)應(yīng)的序列名，如EPM7128S對(duì)應(yīng)的是MAX7000S系列；ACEX1K對(duì)應(yīng)的是ACEX系列等。為了選擇EP1K30TC1443器件，應(yīng)將此欄下方標(biāo)有Show only Fastest Speed Grades的勾消去，以便顯示出所有速度級(jí)別的器件。完成器件選擇后，按OK鍵。 設(shè)定當(dāng)前文件為工程在設(shè)計(jì)中，設(shè)定某項(xiàng)VHDL設(shè)計(jì)為工程應(yīng)該注意以下3方面的問題：(1) 如果設(shè)計(jì)項(xiàng)目由多個(gè)VHDL文件組成，如本章給出的全加器，應(yīng)先對(duì)各低層次文件（元件），如或門或半加器分別進(jìn)行編輯、設(shè)置成工程、編譯、綜合、乃至仿真測(cè)試并存盤后以備后用。(2) 最后將定頂層文件（存在同一目錄中）設(shè)置為工程，統(tǒng)一處理，這時(shí)頂層文件能根據(jù)例化語句自動(dòng)調(diào)用底層設(shè)計(jì)文件。(3) 在設(shè)定頂層文件為工程后，底層設(shè)計(jì)文件原來設(shè)定的元件型號(hào)和引腳鎖定信息自動(dòng)失效。元件型號(hào)的選定和引腳鎖定情況始終以工程文件（頂層文件）的設(shè)定為準(zhǔn)。同樣，仿真結(jié)果也是針對(duì)工程文件的。所以在對(duì)最后的頂層文件處理時(shí)，仍然應(yīng)該對(duì)它重新設(shè)定元件型號(hào)和引腳鎖定（引腳鎖定只有在最后硬件測(cè)試時(shí)才是必須的）。如果需要對(duì)特定的底層文件（元件）進(jìn)行仿真，只能將某底層文件（元件）暫時(shí)設(shè)定為工程，進(jìn)行功能測(cè)試或時(shí)序仿真。 選擇VHDL文本編譯版本號(hào)和排錯(cuò)選菜單“MAX+plus II”224。“Compiler”菜單（） 設(shè)定VHDL編譯版本號(hào) 設(shè)定VHDL編譯版本號(hào)，需要根據(jù)自己輸入的VHDL文本格式選擇VHDL文本編譯版本號(hào)。“Interfaces”224。“VHDL Netlist Reader Settings”，在彈出的窗口中選“VHDL’1987”或“VHDL’1993”。這樣，編譯器將支持87或93版本的VHDL語言。這里。由于綜合器的VHDL’1993版本兼容