【正文】 計(jì)數(shù)功能和清零功能。如圖311所示。為簡化起見，只給出了一個(gè)顯示數(shù)碼管的完整電路，其余數(shù)碼管的電路和給出電路的原理完全相同。由圖311可知系統(tǒng)的大體工作程序是：控制模塊A和控制模塊B在接收到穩(wěn)定的時(shí)鐘信號(hào)后，開始控制交通燈的明滅，并實(shí)現(xiàn)時(shí)間的倒計(jì)時(shí)功能?？刂颇K產(chǎn)生的計(jì)數(shù)值會(huì)分別發(fā)送給譯碼顯示模塊A和譯碼顯示模塊B，然后經(jīng)由譯碼顯示模塊處理后使數(shù)碼管開始工作；與此同時(shí)控制燈的顯示狀態(tài)。系統(tǒng)仿真 第四章 系統(tǒng)仿真 控制模塊這里以控制模塊A為例，控制模塊B與其類似。 圖41控制模塊A的仿真后得到的時(shí)序圖如圖41，仿真周期為15ms；clear為復(fù)位信號(hào)，jin為特殊狀況控制信號(hào)，clk為時(shí)鐘輸入信號(hào)，timl,timh分別為計(jì)時(shí)器顯示數(shù)值的十位和個(gè)位。當(dāng)輸入clk信號(hào)后，若clear和jin為0時(shí)，該主干道東西方向綠燈（ga）會(huì)點(diǎn)亮25S，然后黃燈亮（y）5S，之后由東轉(zhuǎn)南的綠燈亮(gb)25S,黃燈（y）點(diǎn)亮5S，最后點(diǎn)亮紅燈(r)25S。圖中為一個(gè)循環(huán)結(jié)束時(shí)，紅燈重新轉(zhuǎn)為綠燈時(shí)的波形。 分頻模塊圖42分頻模塊仿真后的得到的時(shí)序圖仿真周期為15ms。由圖42可知，分頻后得到占空比1：1的方波，用于緊急情況時(shí)的倒計(jì)時(shí)閃爍。圖中為輸入信號(hào)clkin發(fā)生變化后后對(duì)應(yīng)clkout的變化。 譯碼顯示模塊這里以譯碼顯示模塊A為例，譯碼顯示模塊B與其相似。圖43譯碼顯示模塊A仿真后得到的時(shí)序圖 仿真周期為10ms。由圖43可知，譯碼顯示模塊將計(jì)數(shù)模塊輸出的BCD碼譯成相應(yīng)的7段數(shù)碼驅(qū)動(dòng)值，從而控制東西、南北方向的數(shù)碼管，使其顯示交通燈的倒計(jì)時(shí)間。圖為A的值從0000到1000變化時(shí)，對(duì)應(yīng)的cb0到cb6輸出變化。 整體仿真 圖44整體仿真后得到的時(shí)序圖 仿真周期為120s。由圖44可知，當(dāng)jin1，jin2同時(shí)為1時(shí)，系統(tǒng)進(jìn)入特殊狀態(tài)，紅燈全部點(diǎn)亮；當(dāng)輸入clear后，系統(tǒng)回到初始狀態(tài)，重新開始計(jì)時(shí)；其余過程也完全按照表一正確執(zhí)行?？偨Y(jié)第五章 結(jié)論與展望 結(jié)論本交通燈控制器對(duì)十字路口狀態(tài)預(yù)設(shè)為兩種，一種是正常狀態(tài)，一種是緊急狀態(tài)。通過手動(dòng)控制開關(guān)按鈕jin1和jin2方便系統(tǒng)在正常狀態(tài)和緊急狀態(tài)間來回切換,并使用CLEAR按鈕進(jìn)行復(fù)位操作。本系統(tǒng)分別用紅、黃、綠燈的不同組合來指揮各個(gè)方向通車與禁行，用LED數(shù)碼管作為倒計(jì)時(shí)指示，實(shí)時(shí)的控制當(dāng)前交通燈時(shí)間使LED顯示器進(jìn)行倒計(jì)時(shí)工作并與狀態(tài)燈保持同步，在保持交通安全的同時(shí)最大限度的提高交通能順暢交替運(yùn)行。本文介紹了控制基本原理以及控制的表現(xiàn)，同時(shí)，論述了系統(tǒng)中交通現(xiàn)狀及背景信息，并對(duì)所使用的研究平臺(tái)和編輯語言做了簡要介紹。本設(shè)計(jì)采用了VHDL硬件描述語言文本輸入方式，在確立總體預(yù)期實(shí)現(xiàn)功能的前提下，分層次進(jìn)行設(shè)計(jì)。實(shí)現(xiàn)了三種顏色交通信號(hào)燈的交替點(diǎn)亮，以及時(shí)間的倒計(jì)時(shí)顯示，指揮行人和車輛安全通行。程序中所用到的數(shù)據(jù)均可以根據(jù)實(shí)際情況進(jìn)行設(shè)置，修改靈活方便。 展望通過此次設(shè)計(jì)，我對(duì)于VHDL硬件描述語言有了更深入地了解，也在原來所學(xué)的理論基礎(chǔ)上得到了進(jìn)一步地應(yīng)用。但由于經(jīng)驗(yàn)上的不足，有些地方還需要做進(jìn)一步地改善。例如，本設(shè)計(jì)并未涉及到人行道的交通指示和轉(zhuǎn)向燈的相關(guān)設(shè)計(jì)。數(shù)字化時(shí)代的到來給人們的生活水平帶來了極大的改變，我們有理由相信，隨著數(shù)字化的深入，交通燈控制器的功能將日趨完善。而且，VHDL語言對(duì)EDA技術(shù)產(chǎn)生的影響也是深遠(yuǎn)的，它縮短了電子產(chǎn)品的設(shè)計(jì)周期，為設(shè)計(jì)者提供了方便。在今后的電子產(chǎn)品研究開發(fā)過程中，EDA技術(shù)將會(huì)具有更好的開發(fā)手段和更高的性價(jià)比，并且將擁有更為廣闊的市場應(yīng)用前景。 參考文獻(xiàn)[1]張鵬楠，孫宇，Ⅱ的VHDL數(shù)字系統(tǒng)設(shè)計(jì)入門與應(yīng)用實(shí)例[M].北京：電子工業(yè)出版社，[2]楊曉慧,許紅梅,[M].北京：國防工業(yè)出版社，[3]楊恒,李愛國,王輝,[M].北京：清華大學(xué)出版社，[4]孫芹芝,[M].北京：[5]侯伯享，顧新．VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)[M]．西安；西安電子科技大學(xué)出版社，1997．10[6][M].北京：機(jī)械工業(yè)出版社，[7]巴斯克爾.(劉雷波，孟一聰 譯).VHDL教程[M].北京：機(jī)械工業(yè)出版社，[8]康萬新、謝維成、楊加國．畢業(yè)設(shè)計(jì)指導(dǎo)及案例剖析［M］．北京：[9]元紅妍，[M].山東：山東大學(xué)出版社，[10]徐志軍，[M].北京：電子工業(yè)出版社，致謝致 謝經(jīng)過一段時(shí)間的忙碌和工作，本次畢業(yè)設(shè)計(jì)已經(jīng)接近尾聲了。作為一名本科學(xué)生，由于經(jīng)驗(yàn)的缺乏，我在設(shè)計(jì)過程中難免有許多考慮不周全的地方，如果沒有導(dǎo)師的督促指導(dǎo)，以及同學(xué)們的支持，我想要完成這個(gè)設(shè)計(jì)任務(wù)是難以想象的。 在這里首先要感謝我的導(dǎo)師郭華老師。郭老師平日里工作繁多，但在我做畢業(yè)設(shè)計(jì)的這段期間內(nèi)，無論是從外出實(shí)習(xí)到查閱資料，還是設(shè)計(jì)草案的修改和確定，以及中期檢查和后期詳細(xì)設(shè)計(jì)等每個(gè)階段都給予了我悉心的指導(dǎo)。每當(dāng)在設(shè)計(jì)中遇到困難時(shí)，郭老師總會(huì)耐心地幫助我解決一道道難題，并且鼓勵(lì)我要敢于想象敢于創(chuàng)新。在我發(fā)給郭老師的每一封有關(guān)設(shè)計(jì)的郵件中，她總是認(rèn)真地做好批閱，幫我糾正每一個(gè)細(xì)節(jié)。這對(duì)我接下來能夠順利地完成設(shè)計(jì)工作起到了良好的鋪墊作用。除了敬佩郭老師的專業(yè)水平外，她嚴(yán)謹(jǐn)治學(xué)的態(tài)度和對(duì)工作充滿熱情的精神也是我永遠(yuǎn)學(xué)習(xí)的榜樣，并將積極影響我今后的學(xué)習(xí)和工作。 其次，要感謝管理實(shí)驗(yàn)室的段老師在休息日的時(shí)候還將實(shí)驗(yàn)室為我們開放，給我們提供了良好的設(shè)計(jì)環(huán)境，對(duì)我們畢業(yè)設(shè)計(jì)任務(wù)的完成給予了很大的幫助。再次，要感謝在畢業(yè)設(shè)計(jì)過程中幫我提供研究資料的同學(xué)們，如果沒有他們的幫助，此次設(shè)計(jì)的完成將變得非常困難。 最后，還要感謝我的母?！靼步煌ù髮W(xué)城市學(xué)院四年來對(duì)我的大力栽培；感謝大學(xué)四年來所有的老師，為我打下電子專業(yè)知識(shí)的基礎(chǔ)；同時(shí)還要感謝我的爸爸媽媽、我的同學(xué)們，正是因?yàn)橛辛四銈兊闹С趾凸膭?lì)，我的畢業(yè)設(shè)計(jì)才會(huì)順利地完成。 西安交通大學(xué)城市學(xué)院本科生畢業(yè)設(shè)計(jì)（論文）附 錄各個(gè)模塊連接后的程序：library ieee。use 。use 。 entity jiaotongdeng is port ( clk,jin,clear:in std_logic。 clkin:in std_logic。 clkout:out std_logic。 r:out std_logic。 br:out std_logic。 y:out std_logic。 by:out std_logic。 ga:out std_logic。 bga:out std_logic。 gb:out std_logic。 bgb:out std_logic。 timh:out std_logic_vector(3 downto 0)。 timl:out std_logic_vector(3 downto 0)。 btimh:out std_logic_vector(3 downto 0)。 btimh:out std_logic_vector(3 downto 0)。 cb0,cb1,cb2,cb3,cb4,cb5,cb6:out std_logic bcb0,bcb1,bcb2,bcb3,bcb4,bcb5,bcb6:out std_logic)。 end。architecture one of jiaotongdeng is signal v: std_logic。 signal a1:std_logic_vector(3 downto 0)。 signal a2:std_logic_vector(3 downto 0)。begin process(jin,clk,clear)type rgy is(greena,yellowa,greenb,yellowb,red,bgreena,byellowa,bgreenb,byellowb,bred)。 variable b:std_logic。 variable th:std_logic_vector(3 downto 0)。 variable tl:std_logic_vector(3 downto 0)。 variable bth:std_logic_vector(3 downto 0)。 variable btl:std_logic_vector(3 downto 0)。 variable state1:rgy。 variable state2:rgy。 variable state3:rgy。 begin if jin=39。139。 then b:=39。039。 ga=39。039。 y=39。039。 gb=39。039。 r=39。139。 bga=39。039。 by=39。039。 bgb=39。039。 br=39。1。 state1:=red AND bred。 if jin=39。039。 then b:=39。139。 elsif clk39。event and clk=39。139。 then if clear=39。039。 then state1:=greena。 th:=0010。 tl:=0100。 bth:=0010。 btl:=0100。 v=39。039。 elsif case state2 is when greena=if v=39。039。 then th:=0010。 tl:=0100。 v=39。139。 ga=39。139。 y=39。039。 gb=39。039。 r=39。039。 else if not(th=0000 and tl=0001) then if tl=0000 then tl:=1001。 th:=th1。 else tl:=tl1。 end if。 else th:=0000。 tl:=0000。 v=39。039。 state2:=yellowa。 end if。 end if。 when yellowa=if v=39。039。 then th:=0000。 tl:=0100。 v=39。139。 y=39。139。 gb=39。039。 r=39。039。 ga=39。039。 else if not(th=0000 and tl=0001) then if tl=0000 then tl:=1001。 th:=th1。