基于eda的交通燈控制器課程設(shè)計(jì)-資料下載頁(yè)
2025-10-14 10:34本頁(yè)面
【導(dǎo)讀】、支干道各設(shè)有一個(gè)綠、黃、紅指示燈，兩個(gè)顯示數(shù)碼管。，兩支干道有車來(lái)才允許通行。、支干道有車時(shí)，兩者交替通行，主干道每次放行45s，支干道每次放行25s，進(jìn)行減計(jì)時(shí)顯示。設(shè)置3個(gè)輸入：CLK、SB、SM。AIN25M、AIN25B、AIN05；2個(gè)輸出信號(hào)使數(shù)碼管顯示正在倒計(jì)時(shí)的時(shí)間。DOUT25B，分別用于主、支干道顯示。EN05B、EN05M；1個(gè)輸出DOUT05，用于主、支干道顯示。SM狀態(tài)判斷交通處于何種狀態(tài)，該狀態(tài)輸出什么信號(hào)。
【正文】 )。 end ponent。 ponent xskz PORT(EN45 : IN STD_LOGIC。 EN25 : IN STD_LOGIC。 EN05M : IN STD_LOGIC。 EN05B : IN STD_LOGIC。 AIN05 : IN STD_LOGIC_VECTOR(7 downto 0)。 AIN25B : IN STD_LOGIC_VECTOR(7 downto 0)。 AIN25M : IN STD_LOGIC_VECTOR(7 downto 0)。 AIN45B : IN STD_LOGIC_VECTOR(7 downto 0)。 AIN45M : IN STD_LOGIC_VECTOR(7 downto 0)。 DOUTB : OUT STD_LOGIC_VECTOR(7 downto 0)。 DOUTM : OUT STD_LOGIC_VECTOR(7 downto 0) )。 end ponent。 signal SYNTHESIZED_WIRE_13 : STD_LOGIC。 signal SYNTHESIZED_WIRE_14 : STD_LOGIC。 signal SYNTHESIZED_WIRE_15 : STD_LOGIC。 signal SYNTHESIZED_WIRE_16 : STD_LOGIC。 signal SYNTHESIZED_WIRE_8 : STD_LOGIC_VECTOR(7 downto 0)。 signal SYNTHESIZED_WIRE_9 : STD_LOGIC_VECTOR(7 downto 0)。 signal SYNTHESIZED_WIRE_10 : STD_LOGIC_VECTOR(7 downto 0)。 signal SYNTHESIZED_WIRE_11 : STD_LOGIC_VECTOR(7 downto 0)。 signal SYNTHESIZED_WIRE_12 : STD_LOGIC_VECTOR(7 downto 0)。 BEGIN MY = SYNTHESIZED_WIRE_13。 MG = SYNTHESIZED_WIRE_16。 BY = SYNTHESIZED_WIRE_14。 BG = SYNTHESIZED_WIRE_15。 b2v_inst : t05s PORT MAP(CLK = CLK, EN05M = SYNTHESIZED_WIRE_13, EN05B = SYNTHESIZED_WIRE_14, DOUT5 = SYNTHESIZED_WIRE_8)。 b2v_inst1 : t25s PORT MAP(SB = SB, SM = SM, CLK = CLK, EN25 = SYNTHESIZED_WIRE_15, DOUT25B = SYNTHESIZED_WIRE_9, DOUT25M = SYNTHESIZED_WIRE_10)。 b2v_inst2 : t45s PORT MAP(SB = SB, CLK = CLK, EN45 = SYNTHESIZED_WIRE_16, DOUT45B = SYNTHESIZED_WIRE_11, DOUT45M = SYNTHESIZED_WIRE_12)。 b2v_inst3 : jtdkz PORT MAP(CLK = CLK, SM = SM, SB = SB, MR = MR, MY0 = SYNTHESIZED_WIRE_13, MG0 = SYNTHESIZED_WIRE_16, BR = BR, BY0 = SYNTHESIZED_WIRE_14, BG0 = SYNTHESIZED_WIRE_15)。 b2v_inst4 : xskz PORT MAP(EN45 = SYNTHESIZED_WIRE_16, EN25 = SYNTHESIZED_WIRE_15, EN05M = SYNTHESIZED_WIRE_13, EN05B = SYNTHESIZED_WIRE_14, AIN05 = SYNTHESIZED_WIRE_8, AIN25B = SYNTHESIZED_WIRE_9, AIN25M = SYNTHESIZED_WIRE_10, AIN45B = SYNTHESIZED_WIRE_11, AIN45M = SYNTHESIZED_WIRE_12, DOUTB = DOUT2, DOUTM = DOUT1)。 END。 功能說(shuō)明： 、支干道各設(shè)有一個(gè)綠、黃、紅指示燈，兩個(gè)顯示數(shù)碼管。 ，兩支干道有車來(lái)才亮綠燈。 、支干道有車時(shí)，兩者交替通行，主干道綠燈每次亮 45S，支干道綠燈每次亮 25S，在每次由亮綠燈變成亮紅燈轉(zhuǎn)換過(guò)程中，亮 5S 黃燈作為過(guò)渡，并進(jìn)行減計(jì)時(shí)顯示。 8 和按鍵 5 分別控制主、支干道的傳感器信號(hào)，燈 8 燈 6 顯示支干道的紅綠 燈，燈 4 到燈 2 顯示主干道的紅綠燈。 總體波形 4．結(jié)果和結(jié)論 在主干道有車，支干道無(wú)車時(shí)候倒計(jì)時(shí)完后主干道數(shù)碼管顯示會(huì)停止在綠燈 0S，支干道會(huì)停止在紅燈 0S，從而主干道常通，支干道有車后才開(kāi)始倒計(jì)時(shí) 。主干道和支干道都沒(méi)車時(shí)數(shù)碼管顯示也停止在 0S，這樣的顯示節(jié)省軟件資源。 在設(shè)計(jì)中使用了 5 個(gè)模塊，省去譯碼模塊，用硬件的譯碼器代替，程序簡(jiǎn)明清晰。 5．參考文獻(xiàn) [1] 譚會(huì)生 ，張昌凡 . EDA 技術(shù)及應(yīng)用 . 西安：西安電子科技大學(xué)出版社， 2020 [2] 徐光軍，徐光輝 .CPLD/FPGA 的開(kāi)發(fā)與應(yīng)用 . 北京：電子工業(yè)出版社， 2020 [3] 李國(guó)麗，朱維勇 . EDA 與數(shù)字系統(tǒng)設(shè)計(jì) . 北京：機(jī)械工業(yè)出版社， 2020 [4] 潘松，黃繼業(yè) . EDA 技術(shù)實(shí)用教程 . 北京：科學(xué)出版社， 2020 [5] 潘松，黃繼業(yè) . EDA 技術(shù) VHDL. 北京：清華大學(xué)出版社， 2020 [6]曹盺燕，周鳳臣等 .EDA 技術(shù)試驗(yàn)與課程設(shè)計(jì) . 北京：清華大學(xué)出版社， 2020 [7]鄒嚴(yán)，莊嚴(yán)等 . EDA 技 術(shù)與數(shù)字系統(tǒng)設(shè)計(jì) . 北京：電子工業(yè)出版社， 2020
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