基于fpga的等精度頻率計的設(shè)計-資料下載頁
2025-06-20 12:31本頁面
【正文】 顯示process (clk,hang,lie)beginif clk39。event and clk=39。139。 then 加入時鐘脈沖，減少競爭冒險 if (hang=24) and (hang=47) then 標(biāo)題行 hangh=conv_integer(hang)24。 將行信息轉(zhuǎn)換成整形數(shù)減 if (lie=224)and (lie=247) then 24以便于調(diào)用數(shù)據(jù)表 liel=conv_integer(lie)224。 shong=deng(hangh)。 red=not (shong(liel) and hh and vv)。 blue=not (shong(liel) and hh and vv)。 green=not (shong(liel) and hh and vv)。 elsif (lie=248) and (lie=271)then …… …… else red=colour(2) and hh and vv。 green=colour(1) and hh and vv。 blue=colour(0) and hh and vv。 end if。 …… …… elsered=colour(2) and hh and vv。 green=colour(1) and hh and vv。 blue=colour(0) and hh and vv。 end if。end if。end process。數(shù)據(jù)表process (data)begin case data is when 0000=dataram=zero。 when 0001=dataram=one。 …… …… when 1001=dataram=nine。 when others=dataram=zero。 end case。end process。同步信號process (hang,lie)begin colour(2 downto 0)=111。 zuobiao=101。 column=100。 if hang 479 then vv=39。039。 vs=39。039。 場同步 else vv=39。139。 vs=39。139。 end if。 if lie 639 then hs=39。039。 hh=39。039。 行同步 else hh=39。139。 hs=39。139。 end if。 end process。 通過綜合和布局布線得到如下信息：該等精度頻率計系統(tǒng)總體占用資源為：6146個邏輯單元，占用主芯片EP1C12Q240C8的51%；7個輸入和輸出引腳，占用主芯片的4%；577個存儲單元，占用主芯片存的儲單元不到1%。系統(tǒng)布局布線圖如圖12所示。圖12 系統(tǒng)綜合圖系統(tǒng)綜合及布局布線完成后便可將系統(tǒng)的各輸入輸出信號綁定到EP1C12Q240C8指定引腳上，再次編譯通過后，便可將生成的下載文件下載到硬件當(dāng)中驗證其功能。其中，系統(tǒng)時鐘引腳clk綁定在芯片的153引腳上，待測頻率信號Fx綁定在芯片的132引腳上，顏色輸出Red、Green、Blue分別綁定在芯片的16163和164引腳上，其余引腳置為高阻態(tài)。引腳分配圖如圖13所示圖13 系統(tǒng)引腳分頻圖 測試儀器DG3121A信號發(fā)生器，其特點及優(yōu)點如下：1. 可選數(shù)字邏輯輸出模塊，實現(xiàn)混合信號輸出；2. 直接數(shù)字頻率合成技術(shù)（DDS）；3. 300 MSa/s采樣率，14位垂直分辨率，1 Mpts波形長度；4. 4 QVGA 彩色液晶顯示屏；5. 十種標(biāo)準(zhǔn)波形：正弦波、方波、鋸齒波、脈沖、噪聲、指數(shù)上升、指數(shù)下降、Sinc波、心電圖波、直流；6. 用戶自定義的任意波形；7. 豐富的調(diào)制功能: 調(diào)幅(AM)、調(diào)頻(FM)、調(diào)相(PM)、頻移鍵控(FSK)、脈寬調(diào)制(PWM)、掃頻(SWEEP)、突發(fā)(BURST) ；8. 豐富的輸入輸出信號：波形輸出，同步信號輸出，外接調(diào)制源，外接基準(zhǔn) 10MHz時鐘源，外觸發(fā)輸入，內(nèi)部10MHz時鐘輸出；9. 多種接口：USB Host amp。 Device，RS232，GPIB，LAN；，支持WEB遠(yuǎn)程控制； Host插槽，支持USB存儲驅(qū)動器；，直接獲取示波器中存儲的波形并無損地重現(xiàn) ；, 嵌入式幫助系統(tǒng)；。基于DG3121A信號發(fā)生器的以上優(yōu)點，在測試中選擇該信號發(fā)生器，以達(dá)到較高的測量精度。 測試數(shù)據(jù)理論值(Hz)測量值(Hz )誤差絕對誤差（Hz）相對誤差（%）1212002851,0001,000004,8614,862157,41257,123,456123,300,000299,8511494,567,1234,567,13M由以上數(shù)據(jù)可得，該頻率計的測量在低頻率時誤差較大，在高頻率時誤差較小，測試精度基本恒定，且精度較高，達(dá)到了設(shè)計的要求。結(jié)論通過對等精度頻率計的VHDL的仿真實現(xiàn)，并下載到FPGA中組成實際電路，表明VHDL在數(shù)字電子電路的設(shè)計中具有硬件描述能力強、設(shè)計方法靈活、易于修改等特點，從而簡化硬件的開發(fā)和制造過程，使硬件體積大大縮小，并提高了系統(tǒng)的可靠性。同時在基本電路模塊基礎(chǔ)上，不必修改硬件電路，通過修改VHDL源程序，增加一些新功能，滿足不同用戶的需要，實現(xiàn)數(shù)字系統(tǒng)硬件的軟件化?！‰S著集成電路技術(shù)的高速發(fā)展，數(shù)字系統(tǒng)迅速朝著更高集成度、超小型化、高性能、高可靠性和低功耗的系統(tǒng)級芯片（SoC，System on Chip）方向發(fā)展，從而使可編程ASIC的設(shè)計逐步向高層設(shè)計轉(zhuǎn)移。作為一種重要的高層次設(shè)計技術(shù)，VHDL已成為當(dāng)代電子設(shè)計師設(shè)計數(shù)字硬件時必須掌握的一種方法。本設(shè)計采用Altera公司的EP1C12Q240C8可編程芯片，使用 VHDL編程語言設(shè)計等精度頻率計，給出核心程序，經(jīng)過硬件驗證后，設(shè)計是成功的，達(dá)到預(yù)期結(jié)果，能夠滿足高速度、高精度的測頻要求。本設(shè)計可移植性好、穩(wěn)定性好、精確度高、測頻速度快，計達(dá)到了設(shè)計要求。和傳統(tǒng)的頻率計相比，F(xiàn)PGA 的頻率計簡化了電路板的設(shè)計，提高了系統(tǒng)設(shè)計的實現(xiàn)性和可靠性，實現(xiàn)了數(shù)字系統(tǒng)硬件的軟件化，這是數(shù)字邏輯設(shè)計的新趨勢。致謝經(jīng)過自己不斷的搜索與努力以及梁老師的悉心指導(dǎo)和熱情幫助，本設(shè)計已基本完成。在本系統(tǒng)的設(shè)計期間，梁老師從技術(shù)和學(xué)術(shù)思想上給予了我無微不至的指導(dǎo)和幫助，他嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度以及熱忱的工作作風(fēng)深深的感染了我，使我受益匪淺。同時本系EDA實驗室的開放也為我的設(shè)計提供了良好的設(shè)計環(huán)境。在此，對梁老師表示衷心的感謝和敬意！同時也感謝在系統(tǒng)設(shè)計期間給予我?guī)椭睦蠋熀屯瑢W(xué)，謝謝！參考文獻[1] 禇振勇，[2] 譚會生,[3] 盧毅,[4] 侯伯亨,[5]李國剛，余俊，[6]徐健，[7][8][9] FPGA/[10][11] [12]李斌，陳建輝，陳維，[13] 李欣，伏全海，周渭. 一種新型的高精度頻率計. [14]等精度頻率計資料來源：[15]IP Core資料來源：
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