基于fpga的出租車計(jì)價器設(shè)計(jì)-資料下載頁
2025-06-18 16:03本頁面
【正文】 start,clk,hex0,hex1,hex2,hex4,hex5,hex6,hex7,clk_1)。 input reset,start,clk。 output hex0,hex1,hex2,hex4,hex5,hex6,hex7,clk_1。 wire reset,start,clk。 wire [6:0] hex0,hex1,hex2,hex4,hex5,hex6,hex7。 wire clk_1。 wire [7:0] lch,jishi,jishi_1。 wire [13:0] fee。 fenpin 1 (.clk(clk), .reset(reset),.clk_1(clk_1)) 。 licheng 2 (.clk_1(clk_1), .reset(reset), .start(start), .lch(lch))。 js 5 (.clk_1(clk_1), .reset(reset), .start(start), .jishi(jishi),.jishi_1(jishi_1))。 jf 3 (.lch(lch), .jishi_1(jishi_1),.fee(fee))。 display 4 (.reset(reset),.jishi(jishi), .clk_1(clk_1),.lch(lch), .fee(fee),.hex0(hex0), .hex1(hex1), .hex2(hex2),.hex4(hex4),.hex5(hex5), .hex6(hex6),.hex7(hex7))。 endmodule：，驗(yàn)證的流程圖：設(shè)計(jì)規(guī)范結(jié)束 Testbench的創(chuàng)建驗(yàn)證規(guī)范 不滿足運(yùn)行，調(diào)試檢查驗(yàn)證規(guī)范 不合格所有測試都滿足覆蓋要求 合格 驗(yàn)證規(guī)范結(jié)束滿足 創(chuàng)建回歸測試，驗(yàn)證的VerilogHDL源代碼：`timescale 1ns/100ps//時間的單位與時間的精度module test。 reg clk,reset,start。 wire [6:0] hex0,hex1,hex2,hex4,hex5,hex6,hex7。 PIS__LX main(.reset(reset),.start(start),.clk(clk),.hex0(hex0), .hex1(hex1),.hex2(hex2),.hex4(hex4),.hex5(hex5),.hex6(hex6),.hex7(hex7))。 initial begin reset=0。 clk=0。 start=0。 10 reset=1。 100 reset=0。 50 start=1。 1000 reset=1。 10000 start=0。 10000 start=1。 10000 start=0。 10000 start=1。 10000 start=0。 10000 start=1。 10000 start=0。 end always 5 clk=~clk。endmodule，系統(tǒng)仿真：初步設(shè)計(jì)完成后，即可將分模塊和頂層模塊進(jìn)行仿真測試，同時可根據(jù)設(shè)計(jì)要求加入測試輸入條件。仿真后得到的相應(yīng)輸出結(jié)果如與預(yù)先的結(jié)果不相符，則應(yīng)修改設(shè)計(jì)，直到相符為止。沒有譯碼的仿真結(jié)果如下所示：可以看出當(dāng)reset=0時，系統(tǒng)復(fù)位，路程計(jì)數(shù)器、和等待時間計(jì)數(shù)器均為0，費(fèi)用計(jì)數(shù)器為8元；當(dāng)reset為1時，系統(tǒng)啟動，start=1表示出租車行駛，每產(chǎn)生一個脈沖，路程計(jì)數(shù)器加1；路程2公里內(nèi)，費(fèi)用保持8不變，超過2公里，費(fèi)用計(jì)數(shù)器進(jìn)行加計(jì)數(shù)，每增加1公里費(fèi)用加1元，此時等待時間計(jì)數(shù)器不變。而根據(jù) (b) ,(c)的仿真波形可知，當(dāng)reset為0時，系統(tǒng)啟動，start=0表示出租車處于停止等待狀態(tài)，此時等待時間計(jì)數(shù)器計(jì)數(shù)，在2分鐘等待時間內(nèi)，費(fèi)用計(jì)數(shù)器不變；等待時間超過2分鐘后，每增加3分鐘，費(fèi)用計(jì)數(shù)器增加1元，此時路程計(jì)數(shù)器保持不變。： ， Quartus II軟件綜合的報(bào)表：，綜合的RTL級電路： 從綜合的RTL級電路可以看出完全符合系統(tǒng)規(guī)范。6. 實(shí)驗(yàn)心得：通過本次實(shí)驗(yàn)我學(xué)會了很多東西。剛開始的時候沒有做后仿真導(dǎo)致實(shí)驗(yàn)結(jié)果不正確，花費(fèi)了大概5天的時間才找到錯誤感覺很不劃算，后來才掌握了后仿真方法，覺得收獲很大。西安郵電學(xué)院 系 成績鑒定表學(xué)生姓名李歡班級/學(xué)號微電子0901/17進(jìn)行時間2012年 6 月 18 日 — 2012 年 6 月 29 日成績鑒定學(xué)習(xí)內(nèi)容（20分）與教學(xué)任務(wù)計(jì)劃結(jié)合程度（10分）與專業(yè)培養(yǎng)結(jié)合程度（6分）其它（4分）接受單位評價（20分）實(shí)踐能力（10分）學(xué)習(xí)態(tài)度（6分）學(xué)習(xí)紀(jì)律（4分）報(bào)告鑒定（60分） 報(bào)告內(nèi)容與實(shí)踐過程緊密結(jié)合（15分）報(bào)告內(nèi)容與教學(xué)計(jì)劃內(nèi)容緊密結(jié)合（15分）報(bào)告質(zhì)量(主題、結(jié)構(gòu)、觀點(diǎn)、邏輯、資料、字?jǐn)?shù) 30分)評閱教師姓名職稱成績評語 評閱教師簽字 年 月 日 西安郵電學(xué)院 系 過程考核表學(xué)生姓名李歡班級/學(xué)號微電子0901/17承擔(dān)任務(wù)實(shí)驗(yàn)室（單位）所在部門實(shí)施時間2012年6 月 18 日 — 2012 年6 月29 日具體內(nèi)容第一周第二周……指導(dǎo)教師（師傅）姓名職務(wù)或職稱指導(dǎo)教師（師傅）對學(xué)生的評價學(xué)習(xí)態(tài)度□ 認(rèn)真 □ 一般 □ 不認(rèn)真學(xué)習(xí)紀(jì)律□ 全勤 □ 偶爾缺勤 □ 經(jīng)常缺勤實(shí)踐能力□ 很強(qiáng) □ 一般 □ 較差指導(dǎo)教師（師傅）對學(xué)生專業(yè)知識或社會實(shí)踐能力等情況的意見指導(dǎo)教師（
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