基于maxii系列cpld的微波爐控制器芯片設(shè)計(jì)-資料下載頁
2025-06-18 14:50本頁面
【正文】 ECTOR(3 DOWNTO 0)。 分十位 DONE:OUT STD_LOGIC 完成 )。END counter。ARCHITECTURE rtl OF counter IS定義十進(jìn)制和六進(jìn)制計(jì)數(shù)器電路模塊COMPONENT t10 IS PORT( CLK:IN STD_LOGIC。 LOAD,CLR:IN STD_LOGIC。 EN:IN STD_LOGIC。 DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 輸入 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 輸出 CARRY_OUT:OUT STD_LOGIC 狀態(tài) )。END COMPONENT t10。COMPONENT t6 IS PORT( CLK:IN STD_LOGIC。 LOAD,CLR:IN STD_LOGIC。 EN:IN STD_LOGIC。 DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CARRY_OUT:OUT STD_LOGIC )。END COMPONENT t6。SIGNAL CLK0:STD_LOGIC。SIGNAL S0:STD_LOGIC。SIGNAL S1:STD_LOGIC。SIGNAL S2:STD_LOGIC。SIGNAL S3:STD_LOGIC。BEGIN 元件例化 CLK0 = NOT CLK。 U1:t10 PORT MAP(CLK0,LOAD,CLR,COOK,DATA(3 DOWNTO 0),SEC0,S0)。 U2:t6 PORT MAP(S0,LOAD,CLR,COOK,DATA(7 DOWNTO 4),SEC1,S1)。 U3:t10 PORT MAP(S1,LOAD,CLR,COOK,DATA(11 DOWNTO 8),MIN0,S2)。 U4:t6 PORT MAP(S2,LOAD,CLR,COOK,DATA(15 DOWNTO 12),MIN1,S3)。 DONE=S0 AND S1 AND S2 AND S3。END rtl。顯示譯碼的符號(hào)圖顯示譯碼的源程序LIBRARY IEEE。USE 。USE 。ENTITY YMQ47 IS PORT( AIN4:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DOUT7:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END ENTITY YMQ47。ARCHITECTURE rtl OF YMQ47 IS BEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS WHEN0000=DOUT7=0111111。 0 WHEN0001=DOUT7=0000110。 1 WHEN0010=DOUT7=1011011。 2 WHEN0011=DOUT7=1001111。 3 WHEN0100=DOUT7=1100110。 4 WHEN0101=DOUT7=1101101。 5 WHEN0110=DOUT7=1111101。 6 WHEN0111=DOUT7=0000111。 7 WHEN1000=DOUT7=1111111。 8 WHEN1001=DOUT7=1101111。 9 WHEN1010=DOUT7=1011110。 d WHEN1011=DOUT7=1011100。 o WHEN1100=DOUT7=1010100。 n WHEN1101=DOUT7=1111001。 e WHEN OTHERS=DOUT7=0000000。 END CASE。 END PROCESS。END ARCHITECTURE rtl。狀態(tài)控制模塊仿真數(shù)據(jù)載入模塊仿真計(jì)數(shù)模塊仿真顯示模塊仿真設(shè)計(jì)總結(jié)這次的項(xiàng)目設(shè)計(jì)結(jié)束了，通過這次課程設(shè)計(jì)我進(jìn)一步加深了對電子設(shè)計(jì)自動(dòng)化的了解。并進(jìn)一步熟練了對QuartusII軟件的操作。在編寫程序的過程中，遇到了很多問題，使我發(fā)現(xiàn)自己以前學(xué)習(xí)上存在的不足。通過與同學(xué)探討和請教老師，終于把問題都解決了，并加深了對數(shù)字時(shí)鐘原理和設(shè)計(jì)思路的了解。同時(shí)也掌握了做課程設(shè)計(jì)的一般流程，為以后的設(shè)計(jì)積累了一定的經(jīng)驗(yàn)。做課程設(shè)計(jì)時(shí)，先查閱大量的相關(guān)知識(shí)，要把原理吃透，確定一個(gè)大的設(shè)計(jì)方向，在按照這個(gè)方向分模塊的把要實(shí)現(xiàn)的功能用流程圖的形式展示。最后參照每個(gè)模塊把輸入和輸出引腳設(shè)定，運(yùn)用我們所學(xué)的VHDL語言進(jìn)行編程?？傊?，通過這次的設(shè)計(jì)，進(jìn)一步了解了EDA技術(shù)，收獲很大，對軟件編程、排錯(cuò)調(diào)試、相關(guān)儀器設(shè)備的使用技能等方面得到較全面的鍛煉和提高。在此，也感謝鄭老師的悉心指導(dǎo)使自己學(xué)到了很多東西?。「?言，主要是針對微波爐控制器方面。：狀態(tài)控制電路模塊controller，數(shù)據(jù)裝載電路模塊loader，最后加上計(jì)時(shí)器模塊。，對該軟件的語言有了更深一層次的理解。，但還是復(fù)習(xí)了書本的知識(shí)，對自己來說更是一大進(jìn)步。，知道做什么事情都要認(rèn)真，而且沒有一次性的成功，特別是對程序不能編譯成功的時(shí)候，我們更需要一種耐心和毅力。，我會(huì)在以后的實(shí)驗(yàn)中努力彌補(bǔ)不足之處。參考文獻(xiàn)[1]李景華，杜玉遠(yuǎn) 可編程邏輯器件與EDA技術(shù). 沈陽：東北大學(xué)出版社，2000[2]王國強(qiáng) EDA技術(shù)與應(yīng)用. 北京：電子工業(yè)出版社，2006[3]億特科技. CPLD/：人民郵電出版社，2005[4]徐光輝，程?hào)|旭，黃如. 基于FPGA的嵌入式開發(fā)與應(yīng)用。北京：電子工業(yè)出版社，2006[5]陳榮，陳華. VHDL芯片設(shè)計(jì). 北京：機(jī)械工業(yè)說出版社，2006[6]王誠，吳繼華，范麗珍. Altera FPGA/CPLD設(shè)計(jì)：基礎(chǔ)篇. 北京：人民郵電出版社，2005
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