【正文】 單元的XC2C64A CoolRunner CPLD；4）64 MByte (512 Mbit) of DDR SDRAM, 16 數(shù)據(jù)接口, 100+ MHz；5）16 MByte (128 Mbit) of 并行NOR Flash (Intel StrataFlash)：FPGA配置存儲；MicroBlaze代碼存儲/映射；6）16 Mbits of SPI serial Flash (STMicro)：FPGA配置存儲；MicroBlaze代碼存儲/映射；7）16字符－2線式LCD顯示屏；8）PS/2鼠標或鍵盤接口；9）VGA顯示接口；10)10/100以太PHY（要求FPGA內(nèi)部具有以太MAC）；11）2個9－管腳的RS－232端口（DTE和DCE兩種類型）；12）FPGA/CPLD下載/調(diào)試USB接口；13）50Hz時鐘晶振；14）1線式的SHA1位流復制保護串行EEPROM；15）Hirose FX2擴展連接口；16）3個管腳擴展連接器；17）4個SPIDAC轉(zhuǎn)換器輸出管腳；18）2個SPI帶可編程增益ADC輸入管腳；19）ChipScope?軟件調(diào)試接口；20）帶按鈕的旋轉(zhuǎn)編碼器；21）8個單獨的LED輸出；22）4個滑動開關(guān)；23）4個按鈕開關(guān)；24）SMA時鐘輸入；25）8管腳插槽輔助晶振 本設計所用配置介紹本設計需要外接示波器觀察，所以采用擴展連接器部分。其擴展I/O的連接頭如下：一個100管腳hirose擴展連接器與FPGA的43個用戶I/O口相連，包括15個差分LVDS I/O對和2個只輸入對；三個6管腳擴展連接器；為Agilent or Tektronix無線探針提供的焊盤墊。 擴展連接器部分 在本設計中輸出用到了JJJ4三個部分中的6個管腳，具體在上一章中已經(jīng)說到，在此不再重述。 使用iMPACT配置FPGA/CPLD iMPACT是ISE集成的配置工具，用于生成PROM格式的配置文件、向FPGA/CPLD/PROM下載配置文件、回讀和驗證配置數(shù)據(jù)是否正確以及調(diào)試配置過程出現(xiàn)的問題。下面是使用iMPACT下載配置文件到xc3s500e4fg320 PROM的過程。 生成配置文件選項。(1) 在資源管理窗選擇頂層模塊文件“top”，選中當前資源操作窗中的“Generate Programming File”的項目，右擊選擇“Properties”設置配置文件生成屬性。在配置文件生成屬性中，最重要的屬性之一是FPGA初始化時鐘(FPGA StartUp Clock)設置。本設計需要下載BIT配置文件到FPGA，則需選擇【JTAG Clock】選項。 FPGA初始化時鐘設置(2) 設置完配置文件生成屬性后，單擊運行按鈕，生成FPGA/CPLD配置文件。轉(zhuǎn)換配置文件格式。(1) 配置文件生成后，展開當前資源操作窗，啟動iMPACT。選擇操作模式為【Prepare Configuration】。(2) 依次設置相應的參數(shù)。 (3) iMPACT根據(jù)BIT文件內(nèi)容，提取器件信息，自動生成器件配置連接圖。接著iMPACT會詢問是否需要繼續(xù)添加BIT文件，該選項在多個BIT文件合并配置時使用，本設計使用一片F(xiàn)PGA，所以選擇否按鈕。(4) BIT文件添加完成后，單擊“完成”按鈕。(5) 配置文件生成后，如果生成的配置圖恰好與用戶PCB上實際的配置方式一致，單擊“保存”按鈕，保存FPGA/CPLD、PROM配置圖。在使用iMPACT配置FPGA/CPLD、PROM時，直接調(diào)用該配置文件下載配置，省去了重新檢測連接方式、指定配置文件的麻煩。 使用iMPACT下載配置文件。 使用iMPACT下載配置文件與生成配置文件的過程相似。 完成后iMPACT將自動連接到下載電纜并檢測BoundayScan連接鏈，顯示邊界掃描的結(jié)構(gòu)，同時提示將為邊界掃描鏈中的器件指定配置文件。通過iMPACT和USB電纜將編譯成功的FPGA設計下載到FPGA上。將USB電纜連到板子并給其上電，然后雙擊“Project Navigator ”的 【Configure Device (iMPACT)】。 iMPACT的位置 只要板連接正確，iMPACT就會自動識別PROM編程文件，如果沒有連接上，可以點擊連接鏈的第一個芯片，然后右擊FPGA，選擇【Assign New Configuration File】。 下載到Spartan3E FPGA如果FPGA的源配置文件采用默認的啟動時鐘——CCLK，iMPACT會給出警告提示。該警告可以忽略。采用JTAG下載時，iMPACT 必須的啟動時鐘必須改為TCK JTAG時鐘源。 警告信息開始編程FPGA，右擊FGPA，選擇Program。IMPACT在編程時會自動報告進程狀態(tài)。編程時間的長短取決于USB的接口 和IMPACT的設置。 下載到Spartan3E FPGA當FPGA編程成功時，IMPACT會顯示成功。此時，可以在板上執(zhí)行FPGA了，還有DONE管腳點亮。 下載成功 。 下載成功后的Spartan3E FPGA 下面是通過示波器觀察的輸出波形，依次是插入V碼波形“cvhdb3”、插入B碼波形“cbhdb3”、單雙極性變換波形“d_chdb3”?！? 示波器觀察的cvhdb3波形 示波器觀察的d_chdb3波形總結(jié)這次畢業(yè)論文不僅是我所學知識的總結(jié)，更使我對數(shù)字通信系統(tǒng)有了較深的理解。 在這次的設計中，我掌握了以下幾點： 掌握HDB3碼的編碼規(guī)則； 能夠根據(jù)編碼規(guī)則，設計HDB3碼的編碼模型； 能夠用Verilog HDL對HDB3碼進行編碼設計； 對設計的程序進行仿真驗證，達到與編碼規(guī)則完全一致。 在這次設計中，我也努力解決了幾個難題。 設計的難點是解決是否應該插“B”，因為這涉及到由現(xiàn)在的狀態(tài)決定過去事件狀態(tài)的問題，按照實時信號處理的理論，是無法實現(xiàn)的；但在實際電路中可考慮用寄存器的辦法，首先把信碼寄存在寄存器里，同時設置一個計數(shù)器，計數(shù)兩個“V”之間“1”的個數(shù)，經(jīng)過4個碼元時間后，由一個判偶電路來給寄存器發(fā)送是否插“B”的判決信號，從而實現(xiàn)插“B”的功能。 在編碼中為了實現(xiàn)正負極性標注，利用雙相碼取代原來的二進制代碼?？傊?，這次畢業(yè)設計的過程使我受益匪淺，它不單純是知識的鞏固，更重要的是讓我學會了碰到困難是應該怎樣獨立地思考并解決問題！而這個才是我們?nèi)蘸蠊ぷ髦凶钪匾?。參考文獻,[J]. ,(4).3132.2. 徐偉業(yè),江冰,[J].,(2).45.[J].,(01).4950.[J]. 中國科技信息. 2005,(13).1.,劉波,[J].,30(6).21482149.,詹道庸,徐炳祥，[M].北京：國防工業(yè)出版社,1998.,韓力,原東昌，[M].北京：北京理工大學出版社，2000.,[M].北京：.. NRZHDB3碼轉(zhuǎn)換器的高速長距離通信[J]. ,(01).[J].,22(4).40.,[J]。北京工商大學學報(自然科學版)。2005年01期.,薛小剛,—Xilinx ISE使用詳解[M].北京：人民郵電出版社，2005.,編著,徐志軍主審,Verilog HDL程序設計教程[M],人民郵電出版社., HDL[M],電子工業(yè)出版社,2002.,Verilog HDL綜合實用教程[M],清華大學出版社,2004.,孫敏琪, HDL數(shù)字系統(tǒng)設計及應用[M],西安電子科技大學出版社,2002. Compiler ⅡFPGA Express VHDL Reference Manual,Synopsis, version 1999. Standard Hardware Descrption Language Based on the Verilog Hardware Description language,IEEE Std13641995,IEEE,1995.附錄附錄A：分頻模塊程序module fengping(clock,reset,clk)。 input clock。 input reset。 output clk。 reg[0:15] count_1。 reg clk。 parameter N=32。 always@(posedge clock) if(!reset) begin count_1=139。b0。 clk=139。b0。 end else if(count_1N/21) begin count_1=count_1+139。b1。 end else begin count_1=139。b0。 clk=~clk。 endendmodule附錄B：激勵源程序module test1(reset,datain,clk)。 input reset。 input clk。 output datain。 reg datain。 reg [0:21]code。 reg [0:21]count_0。 always@(negedge clk) begin if(!reset) begin code=2239。b1000010000110000000011。 datain=0。 count_0=0。 end else begin if(count_0==22) begin count_0=0。 end else begin datain=code[count_0]。 count_0=count_0+1。 end end endendmodule附錄C：插“V”模塊程序module cvhdb3(reset,datain,clk,dataout)。 input reset。 input clk。 input datain。 output dataout。 reg[2:0]count0。 reg[1:0]dataout。 always@(negedge clk) begin if(!reset) begin count0=339。b000。 dataout=239。b00。 end else case(datain) 1:begin dataout=239。b01。 count0=0。 end 0:if(count0==3) begin dataout=239。b11。 count0=0。 end else begin dataout=239。b00。 count0=count0+1。 end default:dataout=239。b00。 endcase endendmodule附錄D：插“B”模塊程序module cbhdb3(dataout,clk,reset,dataout2)。input clk,reset。input[1:0] dataout。output dataout2。reg[1:0] count1。reg[1:0] firstv。reg[1:0] dataout2。reg[3:0] s0,s1。always@(negedge clk) begin s0[0]=dataout[0]。 s1[0]=dataout[1]。 s1[1]=s1[0]。 s1[2]=s1[1]。 s1[3]=s1[2]。 s0[1]=s0[0]。 s0[2]=s0[1]。 s0[3]=s0[2]。 if(!reset) dataout2=239。b00。 else case({s1[0],s0[0]}) 239。b01: begin count1=count1+1。 dataout2[1]=s1[3]。 dataout2[0]=s0[3]。 end 239。b11:if(firstv==0) begin count1=0。 firstv=1。 dataout2[1]=s1[3]。 dataout2[0]=s0[3]。 end else if(count1%2==0) begin dataout2[1]=1。 dataout2[0]=0。 count1=