【正文】 etical output value HDB3 line code. The method can meet the practical requirements of munication systems transmit and has practical value.Keywords: Digital baseband signal。但是，隨著微電子技術的發(fā)展，設計與制造集成電路的任務已不完全由半導器廠商來獨立承擔。將編碼器用于光纖以太網(wǎng)到E1信號相互轉接通信設備中，再2048kb/s時鐘速率下實際運行。FPGA的使用非常靈活，同一片F(xiàn)PGA通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能?？删幊踢壿嬈骷LD是一種數(shù)字電路，它可以由用戶來編程和進行配置，利用它可解決不同的邏輯設計問題。這一類PLD在設計上具有很強的靈活性，可以實現(xiàn)速度特性較好的邏輯功能，但由于結構簡單，它們只能實現(xiàn)規(guī)模較小的電路。用CPLD、FPGA等大規(guī)模可編程邏輯器件取代傳統(tǒng)的集成電路、接口電路和專用集成電路已成為技術發(fā)展的必然趨勢。目前，ASIC的容量越來越大，密度已達到平均每平方英寸1百萬個門電路。隨著每個門電路成本的降低和每個器件中門電路數(shù)量的增加，可編程邏輯器件正在大舉打入傳統(tǒng)的門陣列領域，并已有少量的打入了標準單元ASIC的領域。FPGA/CPLD在集成度、功能和速度上的優(yōu)勢正好滿足通信系統(tǒng)的這些要求?，F(xiàn)在，F(xiàn)PGA/CPLD為DSP提供了解決問題的方案，F(xiàn)PGA/CPLD和DSP的技術結合，能夠在集成度、速度（實時性）和系統(tǒng)功能方面滿足DSP的需要。在數(shù)字通信系統(tǒng)中，為了滿足無線信道中傳輸碼型無直流分量、較少低頻分量，以及便于提取定時信息和具有檢錯能力等要求，選擇了三階高密度雙極性碼（HDB3）。例如，含有豐富直流和低頻分量的單極性基帶波形就不適宜在低頻傳輸特性差的信道中傳輸，因為這有可能造成信號嚴重畸變。對代碼的要求：原始消息代碼必須編成適合于傳輸用的碼型；對所選碼型的電波形要求：電波形應適合于基帶系統(tǒng)的傳輸。 幾種常用的傳輸碼型AMI碼AMI碼(Alternative Mark Inversion)碼的全稱是傳號交替反轉碼，其編碼規(guī)則是將消息碼的“1”（傳號）交替地變換為“+1”和“1”，而“0”（空號）保持不變。解決連“0”碼問題的有效方法之一是采用HDB3碼。除了具有AMI碼的優(yōu)點外，同時還將連“0”碼限制在三個以內(nèi)，使得接收時能保證定時信息的提取。它用一個周期的正負對稱方波表示“0”，而用其反相波形表示“1”。缺點是占有帶寬加倍，使頻帶利用率降低。而在差分雙相碼編碼中，每個碼元中間的電平跳變用于同步，而每個碼元的開始處是否存在額外的跳變用來確定信碼。它的編碼規(guī)則如下：“1”碼用碼元中心點出現(xiàn)躍變來表示，即用“10”或“01”表示。 CMI碼CMI碼是傳號反轉碼的簡稱，與雙相碼類似，它也是一種雙極性二電平碼。該碼已被ITUT推薦為PCMCIA四次群的接口碼型。nBmB碼是一類塊編碼，它把原信息碼流的n位二進制碼分為一組，并置換成m位二進制碼的新碼組，其中mn。nBmB碼提供了良好的同步和檢錯功能，但是也會為此付出一定的代價，即所需的帶寬隨之增加[5]。同時信道中存在的限直流電容和偶合變壓器，阻止了直流分量的傳輸并對低頻分量有較大的衰減。其次，一般的傳輸系統(tǒng)中，為了節(jié)省頻帶是不傳輸定時信息的。它是AMI碼的一種改進型，主要是克服了AMI碼中連“0”時所帶來的提取定時信息的困難，保持了AMI碼的優(yōu)點，因而獲得廣泛應用，已成為CCITT推薦使用的碼型之一。E1信號選用HDB3編碼方式，能夠滿足大多數(shù)情況下數(shù)據(jù)的高速長距離傳輸。編碼規(guī)則中出現(xiàn)的V碼、B碼只是作為標識符，最終的電路實現(xiàn)還是“0”和“1”這兩種邏輯電平，因此需要采用二進制編碼對“1”、“0”、V、B進行編碼，“00”表示“0”，“01”表示“1”，“10”表示B，“11”表示V。 插入V碼過程是對消息代碼里的連零串進行檢測，一旦出現(xiàn)4個連零串的時候，就把第4個“O”替換成破壞符V，其他情況下消息代碼原樣輸出。 插入B碼過程 該模塊設計的難點在于插入B碼的過程中涉及一個由現(xiàn)在事件的狀態(tài)控制過去事件狀態(tài)的問題，按照實時信號處理的理論，這是無法實現(xiàn)的，這里使用兩組4位移位寄存器。 判決是否插入“B”碼流程圖 單雙極性變換過程因此可以將所有的“1”和B碼取出來做正負交替變換，而V碼的極性則根據(jù)“V碼的極性與V碼之前的非零碼極性一致”這一特點進行正負交替變換。在插V變換過程和插B變換過程中用“01”表示“1”碼，用“00”表示“0”碼，用“11”表示V碼，用“10”表示B碼。單雙極性變換輸出表示為dataout3[0]、dataout3[1]。 2008年3月，Xilinx宣布推出了其ISE Design Suite ，此版本極大加快了設計實現(xiàn)速度，運行速度平均加快兩倍!新版本ISE的一個重要特性是首次采用了SmartXplorer技術。ISE集成了很多著名的FPGA/CPLD設計工具，根據(jù)設計流程合理應用這些工具，會使工程師的設計工作如魚得水。強大的設計輔助功能。另外，ISE的Core Generator和LogiBLOX工具可以方便地生成IP Core(IP 核)與高效模塊為用戶所用，大大減少了設計者的工作量，提高了設計效率與質(zhì)量。在工程路徑中單擊按鈕，將工程指定到目錄“Xilinx”。選擇新建資源類型為源代碼模塊“Verilog Module”，新建文件名為“c_vhdb3”，并直接添加到工程中去， 新建源代碼模塊資源設計源代碼輔助模板(1) 單擊按鈕，進入源代碼設計模塊，、輸出信號名稱與總線。 源代碼的輸入源代碼檢錯 在Project Navigator資源管理窗選擇源代碼資源，展開當前資源操作窗項目，雙擊“Check Syntax”命令對源代碼進行檢錯。接著展開當前資源操作窗的“Design Utilities”項目，雙擊“Create Schematic Symbol”生成器符號。 新建測試激勵波形資源(2) 單擊按鈕，選擇需要仿真的模塊，新建測試激勵波形文件將與該模塊關聯(lián)。這個對話框主要完成時鐘周期、設計類型、全局信號等的設置。另外還可以設置仿真所用的時間單位（ms,ns,ps）等項目。菜單欄由一系列通用操作命令下拉菜單組成。測試激勵信號波形的編輯采用手動方法。先進行的是前行為仿真。 新建頂層原理圖 選擇并放置器件符號 ，在頂層原理圖中除了需要放置標準的“BUF”等標準器件符號，還需要放置用戶生成的“fengping”、“test1”、“cvhdb3”、“cbhdb3”、“d_chdb3”等器件符號，放置用戶器件符號的方法和放置標準器件符號完全一致，僅僅是在選擇器件符號分類顯示目錄時選擇當前工程路徑即可。 添加連線1 添加連線2(2)按Esc鍵或者雙擊鼠標右鍵結束操作。在“test1”的“clk”引線末端單擊鼠標左鍵，為該網(wǎng)線添加名稱。然后在原理圖需要添加I/O管腳的網(wǎng)線端口，按住鼠標左鍵拖出一個框，放開鼠標左鍵，自動產(chǎn)生一個與網(wǎng)線同名的輸出端口?？偩€的名稱命名格式為BusName(X:Y)，其中BusName是總線名稱，“()”為總線表示符號，X為MSB，Y為LSB。如果原理圖完全正確，則在檢錯對話框中顯示“No errors detected”信息。不再細說。B碼用“10”代替。而V碼的極性與V碼之前的非零碼極性一致，根據(jù)這種規(guī)則最終完成HDB3的編碼過程。所以使用XST綜合往往會得到比較滿意的結果。 使用XST的綜合流程創(chuàng)建一個工程，根據(jù)源代碼類型設置工程屬性為XST Verilog或XST VHDL設計流程，本設計為XST Verilog，器件選擇為相應的FPGA器件。在工程資源窗選中頂層文件，然后在當前資源操作窗選中綜合步驟，單擊運行按鈕，運行綜合。 XST綜合產(chǎn)生的寄存器傳輸級視圖模塊符號雙擊模塊符號，觀察模塊內(nèi)部邏輯結構。 綜合后仿真波形 設計用戶約束文件與實現(xiàn)結果分析 實現(xiàn)就是將綜合輸出的邏輯網(wǎng)表適配到具體FPGA/CPLD的過程，在ISE中，實現(xiàn)包括翻譯(Translate)、映射(Map)和布局布線(Placeamp。具體操作是在資源管理窗中選中設計的頂層模塊“top”，在當前資源操作窗選中實現(xiàn)(Implement Design)步驟，單擊運行按鈕，完成工程的預實現(xiàn)。單擊按鈕，單擊按鈕確認新建資源信息。 使用PACE設計UCF 引腳與區(qū)域約束編輯器(PACE，Pinout and Area Constraints Editor)是從ISE ，完成I/O管腳和布局區(qū)域的約束。PACE的另外一個重要功能是進行布局區(qū)域約束。 PACE主要由設計層次窗(Design Browser Window )、設計對象列表(Design Object List Window)、器件結構窗(Device Architecture Window)、引腳封裝窗(Package Pins Window)等部分組成。 直接指定法鎖定引腳位置 第二種引腳鎖定的方法是在【Design Object List Window】窗口選定需要約束I/O管腳位置的信號，用鼠標拖到引腳封裝窗(Package Pins Window)的I/O位置。 實現(xiàn)步驟與實現(xiàn)結果分析 實現(xiàn)(Implement)是將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語，將設計映射到器件結構上，進行布局布線，達到在選定器件上實現(xiàn)設計的目的。翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為Xilinx特定器件的底層結構和硬件原語。布局布線步驟調(diào)用Xilinx布局布線器，根據(jù)用戶約束和物理約束，對設計模塊進行實際的布局，并根據(jù)設計連接，對布局后的模塊進行布線，產(chǎn)生FPGA/CPLD配置文件。 實現(xiàn)運行結果顯示實現(xiàn)結果的分析主要從兩方面入手：一是分析每個實現(xiàn)步驟的報告；二是利用Xilinx的實現(xiàn)步驟設計工具，如利用時序分析器、FPGA底層編輯器、布局規(guī)劃器和功耗仿真器等分析實現(xiàn)結果。雙擊【View/Edit Place Design(Floorplanner)】命令，啟動Floorplanner。雙擊【View/Edit Place Design(FPGA Editor)】命令啟動FPGA Editor。布局布線之后生成的仿真時延文件包含的時延信息最全，不僅包含門延時，還包含時間布線延時，所以布線后仿真最準確，能較好的反映芯片的實際工作情況。 布線后仿真的波形第五章 使用iMPACT配置FPGA/CPLD和下載配置文件5. 1 Spartan3E FPGA 實驗板介紹 Spartan3E FPGA整體介紹Spartan3E FPGA 入門實驗板具有Spartan3E FPGA系列突出獨特的特點和為嵌入式處理發(fā)展與應用提供了很大的方便。其擴展I/O的連接頭如下：一個100管腳hirose擴展連接器與FPGA的43個用戶I/O口相連，包括15個差分LVDS I/O對和2個只輸入對；三個6管腳擴展連接器；為Agilent or Tektronix無線探針提供的焊盤墊。 生成配置文件選項。 FPGA初始化時鐘設置(2) 設置完配置文件生成屬性后，單擊運行按鈕，生成FPGA/CPLD配置文件。(2) 依次設置相應的參數(shù)。(5) 配置文件生成后，如果生成的配置圖恰好與用戶PCB上實際的配置方式一致，單擊“保存”按鈕，保存FPGA/CPLD、PROM配置圖。 完成后iMPACT將自動連接到下載電纜并檢測BoundayScan連接鏈，顯示邊界掃描的結構，同時提示將為邊界掃描鏈中的器件指定配置文件。 下載到Spartan3E FPGA如果FPGA的源配置文件采用默認的啟動時鐘——CCLK，iMPACT會給出警告提示。IMPACT在編程時會自動報告進程狀態(tài)。 下載成功 。 在這次的設計中，我掌握了以下幾點： 掌握HDB3碼的編碼規(guī)則； 能夠根據(jù)編碼規(guī)則，設計HDB3碼的編碼模型； 能夠用Verilog HDL對HDB3碼進行編碼設計； 對設計的程序進行仿真驗證，達到與編碼規(guī)則完全一致?？傊?，這次畢業(yè)設計的過程使我受益匪淺，它不單純是知識的鞏固，更重要的是讓我學會了碰到困難是應該怎樣獨立地思考并解決問題！而這個才是我們?nèi)蘸蠊ぷ髦凶钪匾摹? input clock。 reg clk。 clk=139。 end else begin count_1=139。 input reset。 reg [0:21]code。 datain=0。 count_0=count_0+1。 input datain。 always(negedge clk) begin if(!reset) begin count0=339。 end else case(datain) 1:begin dataout=239。b11。 count0=count0+1。input clk,reset。reg[1:0] firstv。 s1[0]=dataout[1]。 s0[1]=s0[0]。b00。 dataout2[0]=s0[3]。 dataout2[1]=s1[3]。 count